基于TLC5510的数据采集系统设计

不变，即保存采样结果。

　　3．3 软件编程控制

　　等效采样的软件控制实际上是指对采样时刻的控制和对外同采样保持电路时序的控制，该控制可以在FPGA内部编程实现，对应的实现模块如图6所示，主要由两部分组成。其一为数字锁相环(PLL)，用于产生频率足够高的脉冲信号。由于采样率与△t有关，因此将原来FPGA自带的40 MHz时钟信号送入数字锁相环使之5倍频，进而提高至200 MHz。其二为控制模块，采用同步开启异步复位的编程思想。它有两个时钟输入端：clkce2是被测信号经整形电路后的脉冲信号，该信号为同步信号，也为触发源。每次采样都由该信号触发开始计数；clk＿200是数字锁相环产生的高频采样脉冲，计数开始后内部计数器对clk＿200计数，当计数到m后(即m△t时间)，计数完毕，马上控制采样保持电路进入保持状态，然后在经过若干个clk＿200时钟周期后(为了使信号完全进入保持状态电平达到稳定)，采样该数据点(每一数据点代表一个相位的数据值)。若每一个采样周期需要采样256个点，则最大延时为256△t=256／200=1．28μs，而被测信号为10 MHz，其周期为0．1μs，所以两采样点之间至少要间隔13个周期。

　　4 结束语

　　采用传统的实时采样方法可对频率低于1 MHz的信号进行采样，而对于频率较高的信号，则介绍的基于FPGA的等效采样技术，能使得TLC5510对高频信号采样，TLC5510应用更加广泛。