基于DDS+PLL高性能频率合成器的设计与实现

；3线串行总线接口；模拟和数字锁定状态检测功能。该芯片具有良好的相位噪声参数，鉴相频率为200 kHz时，相噪基底为-164 dBc／Hz；输出1 840 MHz时，相噪可达-85 dBc／Hz。VCO选用Sirenza微波公司的VC0190-1843T，输出频率范围为1 740～1 930 MHz，具有良好的相位噪声特性，其独特的缓冲放大器设计，可减小频率漂移。

　　环路滤波器对频率合成器的性能有十分重要的影响，环路滤波器决定频率合成器的杂散抑制、相位噪声、环路稳定性以及捷变时间等重要参数。由于本设计采用ADF4113电流型电荷泵鉴相器，因此环路滤波器采用无源方式。鉴于本系统对跳频的切换时间要求不是很高，因此可以适当降低环路带宽，以确保系统稳定性。降低环路带宽还有助于滤除参考信号中的谐波成分。但环路带宽太小会增加建立时间和带内VCO相位噪声，由于带内噪声主要取决于参考信号引入的噪声，VC0相位噪声不是主要因素。该系统设计成三阶无源滤波器构成的四阶环路。图4虚线框给出三阶无源环路滤波器电路，根据系统对相位噪声和频率转换时间的要求，取环路带宽ωc=15 kHz，相位裕度为φ=45°。

　　2 电路仿真

　　采用ADISimPLL软件对该方案进行了仿真分析，图5给出仿真结果。可以看出，该频率合成器的相位噪声为-84．63 dBc／

　　3 结果分析

　　系统采用DDS直接激励PLL的设计方案，充分利用了DDS小步进、频率捷变快及PLL频带宽，工作频率高，频谱纯度高的优点，研制出满足GSM l 800 MHz系统指标要求的频率合成器。相位噪声的测量如图6所示，为-83．75 dBc／

　　4 结语

　　采用DDS激励PLL的频率合成技术，克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。通过合理设计环路低通滤波器、相位噪声、环路稳定性等性能得到提高，并对电源采取滤波措施，以改善杂波抑制，最终设计出高性能频率合成器。

发布者：小宇