FPGA/EPLD的自上而下设计方法

果的存档，以便设计交流与再利用。

---- Renoir作为新一代的图形化输入工具更具有以下诸多优点：

自动生成高效的HDL语言描述，生成结果可进行功能验证及逻辑综合;

完全支持VHDL和Verilog两种国际标准，并完全支持VHDL/Verilog的混合描述;

支持UNIX和Win95/NT两种平台，具有相同界面和数据库。Win95/NT平台采用标准的Windows界面，易学易用;

支持框图/流程图的动画(Animation)仿真、调试过程便于设计的调试;

即插即用(plug and play)，与多种仿真器、综合器及软硬件协同验证工具有完善的接口，组成各种设计流程;

在线查错功能(On line checking)，进行语法和可综合性检查; 语言到图形的转换，可以把VHDL、Verilog或混合HDL语言描述换成框图、流程图或状态图，并保持原设计的层次结构;

支持OLE(Object Liking and Embedding)标准，可把Renoir中的任何图形设计形式连接或嵌入到任一支持OLE的应用程序中，如Word、Powerpoint等，以便用户建立设计文档;

支持在图形输入中加入注释、属性(pragma， attribute)、并可自动加到所产生的HDL源码中;

支持IP调用，并可自动生成相应符号，以使IP嵌入到所设计的系统中;

完善的设计管理，支持设计项目管理、设计层次管理、设计小组管理及设计数据版本管理等;

通过需求与设计可跟踪(Requirement Tracebility)管理，不仅保证设计正确，而且保证正确设计(Design thing Right and Design Right thing)。

2. 逻辑综合工具-Exemplar

---- 逻辑综合工具是通过映射和优化过程，把设计功能描述转换成与物理实现密切相关的工艺网表。在转换过程中，不仅需要确保每一功能映射正确，还需保证尽量采用较少的硬件开销，满足设计的时序要求。因此，逻辑综合工具是FPGA/EPLD Top-Down设计过程的关键。 Exemplar的主要特点：

完全支持VHDL/Verilog两种国际标准;

针对不同结构的FPGA/EPLD器件，采用不同的综合优化算法，以保证结果的最优化;

支持不同类型器件的重映射，设计师可直接从一种器件的工艺网表映射到另一种器件的工艺网表，无需重新设计;

支持各厂商器件网表的不同格式输入与输出。如：XNF，EDIF等：

支持布局、布线后设计的反标注，产生后仿真所需功能网表(HDL)及延时网表(SDF);

持静态时序分析;

支持综合结果的图形输出，设计师可通过图形输出跟踪分析关键路径(Critical Path);

支持广泛的FPGA厂商及其最新芯片型号，包括采用深亚微米技术的器件。厂商包括：Actel、Altera、Atmel、Cypress、Lattice、Lucent、Motorola、Quicklogic、Xilinx等;

FPGA/EPLD设计到ASIC设计可实现无缝升级，保证设计数据的兼容性及可再利用性;

即插即用，可与各种前端/后端工具结合使用，设计数据无虚人为干预/修改;

持UNIX平台和Win95/NT平台，不同平台工具具有相同的用户界面、功能、并完全保证设计数据的兼容性。

3. 功能仿真与时序验证-ModelSim

---- 在FPGA/EPLD Top-Down设计流程中，设计仿真包含在设计过程的每一环节中，以保证设计的正确性。 ModelSim不仅可以完成设计的功能验证(RTL级)，也可实现逻辑综合后的门级仿真以及布局布线后的功能和时序验证。

---- ModelSim的主要特点：

完全支持VHDL和Verilog标准;

采用直接编辑技术(Direct-Compiled)，大大提高HDL编译和仿真速度;

唯一支持VHDL和Verilog混合描述的仿真工具;

支持RTL级和门级验证，支持VITAL，SDF等;

具有友好的用户界面，仿真器包括主控窗口、源码窗口、仿真波形窗口、列表窗口、数据流窗口、设计结构/层次窗口、过程管理窗口等;

支持单步调试，断点设置，批命令处理方式，帮助设计师快速完成设计调试和验证;

可与Renoir协同工作，完成状态图和流程图的动画调试;

即插即用，可与其它工具结合，完成各种流程;

支持UNIX和Window 95/NT平台，不同平台间具有相同的用户界面和数据库。