现场可编程门阵列的结构与设计

A设计是不适用的。因为，这样做会使得时钟种类很多，不能利用专用的时钟驱动器和专用的时钟布线资源，时钟信号只能由通用的布线资源拼凑而成，各个负载点上的时钟延迟偏差很大，会引起数据保持时间问题，降低工作速度。

对FPGA设计而言，更有效的方法是使用一个时钟信号，而由组合逻辑生成多个时钟使能信号，分别驱动触发器的时钟使能端，所有触发器的数据装入都由同一个时钟控制，但只有时钟使能信号有效的触发器才会装入数据，时钟使能信号无效的触发器则保持数据。这种方法充分发挥了FPGA器件体系结构的优势，是设计者应该尽量使用的设计技巧。

4.2 人工干预自动布局布线

经过FPGA生产厂家的不断努力，FPGA自动设计工具逐渐趋于完善，可以获得较高的布通率和芯片资源利用率。对一般应用，使用自动设计工具往往就可以了。但对于一些性能要求较高或者逻辑功能比较复杂的设计来说，FPGA自动设计工具的自动布局、布线结果往往不能满足要求，此时比较有效的方法就是在原理图一级手工干预逻辑分割和布局布线，以及使用强迫文件(CST文件)干预自动布局布线。对于XC200，XC300系列FPGA设计，用户可使用CLBMAP机制控制逻辑分割，将某些功能映射到特定的可编程逻辑块(CLB)中；对于XC400系列的FPGA设计，可使用FMAP和HMAP机制实现逻辑分割。此外，可以通过元件符号定位机制(LOC=)控制触发器、三态驱动器、可编程逻辑块等在芯片中的指定位置。一般来说，使用三态驱动器构成内部三态总线和使用XC4000系列的硬宏单元时人工指定位置，否则自动布局布线的结果往往很差。

4.3采用冗余技术

重复设置相同的电路单元以尽可能地减轻信号负载和缩短互连延迟，是FPGA设计中获取高性能的一种常用方法。同时，在使用多片FPGA芯片时，重复设置相同的电路单元，可以减少对FPGA芯片引脚数量的需求。因为，随着FPGA芯片引脚数的增加，其成本也大幅度增加。在设计中采用此项技术，对降低成本取得了较好的效果。

5 结语

FPGA是一种非常有前途的新技术，很适合于科研工作中的样机、新产品及一些生产量不是特别大的产品。对于批量较大产品可以通过板图优化制成ASIC以降低成本。本文主要是针对XILINX公司的XC300，XC400系列FPGA及其开发工具来进行讨论的。正确使用FPGA的资源及其设计工具，使之适合FPGA体系结构的特点，对设计结果的影响非常大。