FIR并行滤波器设计
时间：06-04
来源：互联网
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本文介绍了并行高效数字滤波器的设计方法，给出了电路的仿真结果。利用VHDL语言，采用可重复配置的FPGA，降低了设计成本，提高了系统的适用性。由于FIR滤波器的系数是常数，可以保存在ROM中，在运算的通过查找表的方法可很快得到乘法输出，减少了使用的资源和布线延时，节省了运算时间。
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