基于FPGA的气溶胶粒径信息存储系统的设计与实现

制器的FPGA，要进行粒子的快速识别和存储。系统电子学整体设计框图如图3所示。

粒子的散射光信号通过光信号采集电路由信号调理电路[3]进行调理转换成数字信号(GATE、DIFF)，波形如图4所示，GATE信号为高电平时有效，表示有粒子经过。图4为有效粒子的波形情况。相应的，如果单峰、多峰情况，转化成数字信号时，在GATE为高电平期间，DIFF信号分别为单脉冲和多脉冲，此作为粒子识别的依据，对于超大粒子，超过仪器检测范围的情况，可以通过定时计数器最高位的溢出进行识别。GATE和DIFF分别送至FPGA和高速计时逻辑单元。高速计时逻辑单元由500 MHz时钟电路、计数器控制、ECL-TTL高速计数器电路所组成，用来测定气溶胶粒子的飞行时间，由于时钟频率为500 MHz，计时的时间分辨可达2 ns物理精度，将测量ECL电平的飞行时间经电平转换成TTL电平后，送至大规模可编程逻辑控制器FPGA。

GATE和DIFF信号,一方面送至FPGA作为粒子识别依据，当有粒子经过时，即GATE为高电平有效时，便对DIFF信号计数，如果有单个脉冲识别为事件1，如果有两个脉冲识别为事件2，多于两个脉冲识别为事件3，另一方面送至高速计时逻辑单元，在GATE信号有效期间，当第一个DIFF信号到来时，启动计数器，第二个DIFF信号关闭计数器。在计数器没有溢出的情况下(如果是超大粒子，计数器溢出，识别为事件4)，所记录的飞行时间(定时器值)，在GATE的下降沿被锁存，作为FPGA的输入信号，由FPGA将其转化成相应存储器地址，以便完成电子学道道存储[3]。

　具有同一飞行时间的粒子是具有同一电子学特征的粒子，反之不同飞行时间的粒子对应不同电子学特征。所谓电子学多道存储是指对具有不同电子学特征信号的气溶胶粒子进行分类计数，在所分析信号特征范围内，将粒子的特征信号按一定规则分类，每一类称为一道，每一道有一个相应的子存储单元，用来记录具有该类特征信号的粒子个数。一个子存储单元对应一种飞行时间的粒子，而子存储单元的内容存储了该飞行时间的粒子数目，因此一个子存储单元以及子存储单元里的内容则记录了该粒子的全部信息。设计要求记录的气溶胶粒子电子学特征种数为32 768种，故至少需具有32 768道(即32 k，地址线数据宽度为15位)存储容量的存储器来存储这些气溶胶粒子信息。因此作为高速核心控制器的FPGA完成的功能如下：
(1)高速粒子模式识别逻辑;
(2)飞行时间与电子学多道地址信息的高速转换;
(3)高速存储器控制信号逻辑,控制高达32 768道计数存储器以便按空气动力粒径大小分类计数存储。
　可见,不同飞行时间对应存储器RAM的不同存储单元，具有相同飞行时间的粒子被统计在同一存储单元中。FPGA先快速将不同的电子学特征粒子信息锁存在双口RAM中，然后单片机从另外一端定时（单片机的定时器2实现）读取，通过RS232串口传至上位机，由上位机完成数据实时显示、保存，加以双端口可以简化硬件电路的设计。同时单片机还完成获取仪器状态参数和进行相应的控制，以及中断等。

2 电路实现
核心控制器FPGA选用ALTERA公司Cyclone Ⅱ系列EP2C8T144C8N芯片，配置芯片为EPCS4，开发环境为Quartus II，设计采用硬件编程语言VHDL。整个逻辑控制分为4个模块进行设计，分别为时钟分频模块（Freq）、粒子事件识别模块（ShiBie）、飞行时间地址转换模块（T-Address）和双端口RAM的存储控制模块（SRAMCtrl）。顶层电路的设计如图5所示。

　时钟分频模块（Freq）：时钟输入clk为50 MHz的有源晶振提供，经分频转化合适时钟clock供给存储控制模块使用。
　粒子事件识别模块：在GATE为有效电平期间，对DIFF信号计数，识别出事件1、事件2和事件3。
　飞行时间地址转换模块：ECL-TTL高速计数器的最高位T[12]位为1时，飞行时间为4 096 ns，被认为是超大粒子，超出仪器的测量范围，该信号是以ORR作为飞行时间地址转换模块的一个输入信号，用于识别事件4。该模块在识别出事件1、事件2、事件3和事件4之后转换成相应的地址，其中事件2为有效粒子情况，识别为该事件时，将不同飞行时间T[11..0]输入转换成不同的存储器地址信号输出，识别为事件1、事件3和事件4时为少数粒子的干扰情况，分别产生一固定的存储器地址信号输出。
双端口RAM的存储控制模块：该模块的主要功能是完成对内存RAM的控制[6-10]。由于两粒子之间的时间间隔很短（GATE为低电平期间），在纳秒量级，在如此短的时间内完成内存的读写控制以及复位等，是存储器设计的一个难点。CYPRESS公司研制的64 K×16位高速低功耗CMOS型静态双口RAM芯片CY7C028可以满足存储设计的要求，一方面其存储器的最大访问时间12/15/20 ns，另一方面由于其容量高达64 KB，可以满足存储具有32 768种电子学特征信号的粒子信息，同时数据总线宽度为16位，故每一内存单元可以记录的同一特征粒子数高达65 535个。而且配有双端口，可以不必修改已设计完成的单片机端而扩展存储器访问控制功能，缩短开发周期[11]。出于仪器开发成本的考虑，下一目标是在FPGA内部实现双口RAM的功能,节省硬件双口RAM成本消耗。目前，为缩短开发周期，使用外部双口RAM，在FPGA内部采用状态机进行内存的访问控制。双口RAM访问控制时，首先要注意最重要的问题是RAM两端的控制器同时访问同一内存单元而产生的竞争问题，其次就是要注意由于FPGA端与RAM连接的数据总线是双向的，在空闲和读取之前要注意赋值为高阻态。整个系统设计的流程如图6所示。