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基于Verilog简易UART的FPGA/CPLD实现

时间:08-10 来源:互联网 点击:

目标:在xo640上实现一个简单的Uart,能够解析串口数据,并在寄存器中存储,用FIFO实现数据的传递。那么后期可以通过开发板上的串口经CPLD访问各种数据。比如PC=CPLD=EEPROM等等,极大方便后期的开发和调试。

测试平台:MACHXO640

可编程语言:Verilog

随机测试:是

波特率:9600

误码率:1%oooooo

下面介绍一下重点:

1、Speed波特率及采样设置

这里的原理是:根据实际的波特率和板卡所使用的晶振频率,在容许的误差范围内(串口有一定的容错率)进行分频。这里强调一点,做法可以分为以下两类:分频与不分频。分频,就是采用baudrate_clock的整数倍频率采样;不分频就是直接global_clock/baudrate_clock,取整,以中间采样点作为串口电平判决点(可以3点采样)。前者的误差范围可能更小,但是软件分频受外界影响大。这里直接采用主时钟来采样,探究UART的FPGA/CPLD实现。

通过示波器得出以下结论:

1、串口发送起始位为“0”;

2、串口发送接收位为“1”;

3、数据从高→低位发送;

2、Tx发送设计

下面是接收滤波,同时可以判断起始位下降沿:

assign neg_rs232_rx = rs232_rx2 ~rs232_rx1;

FIFO数据寄存是接收的主要功能:接收到的直接存高位,移位向低位移动。

注:重要的几个问题需要说明一下

1、可以结合自己的时钟频率修改clk,而bps_para=clk/baud。

2、另外通过示波器可以发现,结束电平为1bit,那么num=12必须都改为10,这样可以解决不能发送字符串的问题!

3、发送结束位必须是1,就是高电平,1bit。

begin

if(clk_bps) begin

rx_data_shift = 1'b1;

num = num+1'b1;

if(num=4'd8) rx_temp_data[7] = rs232_rx;

end

else if(rx_data_shift) begin

rx_data_shift = 1'b0;

if(num=4'd8) rx_temp_data = rx_temp_data 》 1'b1;

else if(num==4'd10) begin

num = 4'd0;

rx_data_r = rx_temp_data;

end

end

end

3、Rx接收设计

发送主要考虑到的是接收数据的提取和发送,特别注意的是起始位和结束位的正确赋值。以下是核心代码:

if(clk_bps) begin

num = num+1'b1;

case (num)

4'd0: rs232_tx_r = 1'b0;

4'd1: rs232_tx_r = tx_data[0];

4'd2: rs232_tx_r = tx_data[1];

4'd3: rs232_tx_r = tx_data[2];

4'd4: rs232_tx_r = tx_data[3];

4'd5: rs232_tx_r = tx_data[4];

4'd6: rs232_tx_r = tx_data[5];

4'd7: rs232_tx_r = tx_data[6];

4'd8: rs232_tx_r = tx_data[7];

4'd9: rs232_tx_r = 1'b1;

default: rs232_tx_r = 1'b1;

endcase

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