DS314xx时钟同步IC升级工作于1Hz输入时钟

　摘要：本应用笔记介绍如何对Maxim的DS314xx时钟同步IC进行现场升级，使其接受并锁定至1Hz输入时钟信号。文章探讨了少数情况下对1Hz时钟监测功能及系统软件支持的需求。基于这些考虑，系统利用DS314xx器件构建标准的时钟同步功能，能够支持1Hz及更高频率的输入时钟。

引言

Maxim的DS314xx系列时钟同步IC是功能强大、设计灵活的同步时钟方案，理想用于电信系统。这些器件最初设计用于锁定至2kHz至750MHz的输入时钟频率，该频率范围满足大多数电信系统的需要。然而，电信系统偶尔还要求与1Hz或1PPS （每秒一个脉冲）输入时钟信号同步。这样的定时信号可能来自GPS接收机或IEEE? 1588等从设备。

为了满足这一应用需求，Maxim为DS314xx系列产品开发了1Hz初始化升级方案，该方案支持在系统软件升级。利用该配置，DS314xx器件中的DPLL可直接锁定至1Hz信号，并且能够在1Hz时钟和更高频率时钟之间进行无缝切换。Maxim已经在实验室对DS31400升级系统进行验证，确认其满足ITU-T G.813选项1和2、ITU-T G.8262选项1和2、Telcordia GR-1244-CORE stratum 3等对时钟同步的要求，并满足Telcordia GR-253-CORE的同步要求。用户可申请相应的测试报告。

本应用笔记包含以下内容：

●DS314xx工作在1Hz输入时钟下的设置要求

●DS314xx锁定至1Hz输入时钟时，对几个相关寄存器字段的重新定义

●1Hz输入时钟的外部监测需求

●系统软件对标准兼容性的支持需求

本应用笔记假设读者已经具备电信系统中时钟同步的相关知识，且至少了解一款Maxim的DS314xx时钟同步IC。

设置要求

振荡器

对1Hz输入没有特殊要求。使用没有1Hz输入时钟设计中的相同TCXO或OCXO。Maxim的兼容性测试采用TCXO。

1Hz初始化脚本

必须对DPLL进行修改，使其能够工作在1Hz输入时钟。须执行初始化文件DS314xx_1Hz.mfg中列出的写操作，配置DPLL工作于1Hz输入时钟。该脚本可从DS31400网页下载（技术文档标签页，软件/模型栏的下方）。该脚本适用于任何DS314xx器件。

输入时钟锁定频率

对于1Hz输入，设置ICCR1.LKFREQ=0xE。

1Hz初始化脚本将之前未使用的0xE译码为1Hz。

禁用1Hz输入时钟监测

DS314xx输入时钟监测逻辑不是为1Hz输入时钟设计的。因此，必须对每个1Hz输入时钟禁用以下功能：

频率监测硬件限制（ICCR2.HARDEN=0）

总体频率监测（ICCR2.FREN=0）

采用“漏桶累加器”进行活动监测（ICLBS=0）

DS314xx器件可监测kHz和MHz量级的输入时钟。

DPLL设置

为了满足ITU-T G.813 SEC、ITU-T G.8262 EEC或Telcordia GR-1244 stratum 3时钟同步要求，必须对DPLL进行以下设置：

DPLLCR6.AUTOBW=0

DPLLCR6.LIMINT=1 （复位默认值）

DPLLCR1.UFSW=1

DPLLCR4.LBW=00111 （将带宽设置为0.06Hz或更低）

DPLLCR6.PBOEN=1 （复位默认值）

DPLLCR5.FLEN=0

此外，建议进行如下设置：

HRDLIM[15:0]=421Eh，DPLL频率限制为±9.5ppm

DPLLCR5.FLLOL=1 （复位默认值），达到HARDLIM时导致DPLL失锁

DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均

DS314xx_1Hz.mfg初始化脚本对DS314xx IC的DPLL1进行配置，满足上述必要设置和推荐配置。

锁定至1Hz输入时钟时重新定义寄存器字段

PHASE字段

DPLL锁定至1Hz输入时钟时，PHASE字段被重新定义，单位为纳秒，分辨率为1ns。DPLL锁定至kHz或MHz量级的输入时钟时，PHASE寄存器说明请参考数据资料。

FINELIM和COARSELIM字段

DPLL锁定至1Hz输入时钟时，FINELIM字段没有任何意义，必须将其忽略。COARSELIM字段规定DPLL的相位限制。此外，COARSELIM被重新定义，所以DPLL的相位门限为2COARSELIM × 32ns。一旦PHASE字段的数值超过该相位门限，PLL1SR或PLL2SR中的PALARM状态置位。DPLL状态机则立即转换至失锁状态。DPLL锁定至kHz或MHz输入时钟时，FINELIM和COARSELIM字段说明请参考数据资料。

1Hz信号的外部监测要求

外部监测

DS314xx输入时钟监测逻辑不能监测1Hz输入时钟。此外，DS314xx DPLL不能因为缺少有效的1Hz输入时钟（即没有时钟沿）或频偏而失效。如果需要监测1Hz输入时钟的有效信号和/或频率，则必须在DS314xx器件外部增加监测功能。

对于来自系统或子系统（GPS接收机或IEEE 1588等从设备）的1Hz信号，系统可能已经对1Hz信号源进行了必要监测。这种情况下，系统软件可从信号源接收时钟的状态信息，并且利用相应的VALCR位控制1Hz时钟的有效工作或禁止。

如果系统没有对1Hz信号源进行必要监测，则可在FPGA逻辑电路中构建监测电路。将来自DS314xx的高速时钟信号（例如50MHz或100MHz）连接至FPGA。FPGA内部逻辑电路可在每个1Hz时