基于PC104总线的429接口板设计

1 系统总体设计
　　

CPLD是一种复杂的用户可编程逻辑器件，由于采用连续连接结构，易于预测延时，从而使电路仿真更加准确。再加上使用方便的开发工具，如MAX+PLUSII、Quartus等，使用CPLD器件可以极大地缩短产品开发周期，给设计修改带来很大方便。本论文描述了利用开发工具MAX+PLUS II实现CPLD处理ARINC429数据通信。系统设计方案如图1所示。

ARINC429收发电路部分，由两组3282和3l82芯片构成，其中每组芯片实现二路接收、一路发送，其中的控制信号均有CPLD编程产生：在CPLD部分，D[0...15]为16位双向数据总线，实现AR1NC429收发电路与PC104总线接口之间的数据通信，IO16为16位芯片选择信号；在PC104总线接口部分，XD[0...15]为16位双向数据总线，XA[1...9]为地址总线，连接CPLD，进行选片操作，XIOR和XIOW 为IO读写信号，XAEN 是允许DMA控制地址总线、数据总线和读写命令线进行DMA传输以及对存储器和I/O设备的读写。

2 系统硬件组成
　　

429的PC104总线接口板的硬件组成框图如图2所示，主要包括AR1NC429收发电路(HS3282和HS3l82芯片组)、CPLD、429板与PC 机的接口总线PC104总线、与外部的429接口IDC16插座、中断控制开关等，其关系如图2所示。

　本接口板元器件布局如图3所示。
　　　

3 CPLD内部功能及实现

3.1 开发流程描述
　　

本系统中的CPLD使用Altera公司的MAX7000S系列可编程逻辑器件中的EPM7128SQC100-6型号，从最初的电路设计思想到MAX+PLUSII的波形仿真，再到CPLD芯片编程结束要经过的一般开发流程如图4所示。

3.2 CPLD中的模块设计
　　

本设计中CPLD 的功能是实现ARINC429收发电路与接口板的接口总线PC104总线的数据通信。其功能模块可以分为6部分，以下逐一介绍各模块的功能及其实现的方法。
　　

(1)产生AR1NC429控制器HS3282所需的TTCLK时钟信号模块
　　

TTCLK即发射器时钟信号，本设计中该信号有480 KHZ和1 MHZ两种可选频率，是由一个48 MHZ的晶振提供信号给CPLD，然后由CPLD编程产生480KHZ和1MHZ两种信号以备选择。该模块用图形编辑的方式实现。要产生3282所需要的480KHZ信号需要对输入48MHZ信号进行两次10分频，要产生1 MHZ信号需要对输入信号进行6分频再8分频。6分频电路采用3个JK触发器实现，8分频电路采用74393实现，10分频电路采用7490实现。
　　

(2)产生复位信号/MR和控制发射器使能信号ENTX的信号ENT模块
/MR是对3282的主复位信号，/MR将直接送到HS3282，而ENT将送到另一模块中，用于控制发射器使能信号ENTX的产生，ENTX=ENT*/TXR，其中TXR为发送缓冲区空标志。该模块也采用电路设计输入方式。其电路主要由4个D型触发器74LS74芯片来完成。输入为总线驱动器的前4个输出，即D0～D3，时钟脉冲为产生HS3282读写信号模块的一个输出信号/WR3，输出为两个HS3282的复位信号/MR1和/MR2以及ENT1和ENT2。本模块具体实现电路如图5所示。

(3)产生片选信号/MCS的模块
　　

本模块产生的/MCS信号用于驱动双向总线驱动器，进行数据传输，并用于选片对HS3282进行读写。此模块用一片8位判决电路74LS688来实现其功能。其中P5-P1接一组基址选择开关，Q5~Q1分别接PC104总线的地址总线的XA7、XA9、XA8、XA6和XA5，G接PC104总线的地址使能信号端XAEN。只有当XAEN输入为低时，并且P5～Pl与Q5-Q1的对应端相等时，输出为低，才有效。
(4)双向总线驱动器模块
　　

该模块实现AR1NC429收发电路与接口板的接口总线PC104总线的16位数据传输。该模块设计过程为，先用VHDL设计输入方式设计两个单向三态数据收发器，然后用电路设计输入方式，将两个单向数据收发器合成为一个双向数据收发器。双向总线驱动器模块的功能表如表1所示。

表1 双向总线驱动器模块的功能表 使能信号E 方向DIR 操作

　　双向总线驱动器模块产生其一个单向三态数据收发器(TRI_GATE1)的VHDL语言设计如下
library ieee；
use ieee.std_logic_1164.all；
entity tri_gate1 is
port(a0，al，a2，a3：in std_ logic；
a：in std_logic_vector(15 downto 4)；
en：in std_logic；
b0，b1，b2，b3：out std_logic；
b：out std_logic_vector(15 downto 4)：
D0，D1，D2，D3：out std_logic)；
--向模块2中送数据的4个输出端
end tri_gatel；
architecture behav of tri_gate1 is
begin
process
begin
if en='1' then --EN为高电平时收发器有效
b0=a0；b1=a1；b2=a2；b3=a3；b=a；
D0=a0；D1=a1；D2=a2；D3=a3；
else --EN为低时高阻状态
b0=一Z；b1=-Z；b2=-Z ；b3='Z'；b=ZZZZZZZZZZZZ；
end if
end process；
end behav；