基于MCU内部Flash的在线仿真器设计方案

仿真接口所需的CPU端口信号进行处理（如出于减少bond-out信号线的考虑，将地址和数据总线复用），并产生外部仿真逻辑所需的控制信号如地址锁存信号，接收来自外部仿真逻辑的控制信号如程序文凭间切换使能信号等。

3.3 外部仿真逻辑

外部仿真逻辑如图2左部所示，负责接收计算机通过并口发送的仿真命令，监视MCU的仿真接口，控制仿真器的工作状态。外部仿真逻辑由外部仿真接口模块、断点判断模块、轨迹纪录模块、并口接口模块和外部SRAM读写控制模块等部分组成。各个模块的作用简单介绍如下：

·外部仿真接口模块

该模块是外部仿真逻辑中仿真状态机所在的核心模块。功能包括：接收业自MCU的地址、数据、读/写、取指、地址锁存等信号；根据并口接口模块给出的来自软件的仿真命令，并接收来自断点判断模块的断点标志信号；产生送给MCU的程序空间切换使能信号；运行监控程序时，给出读写外部SRAM所需信号，并接收读出的数据，将其送给MCU。

·断点判断模块

根据外部仿真接口模块送来的CPU地址，读取断点标志存储器中的相应值。如果读出的标志为有效值，表示当前地址为断地址。接收来自并口接口模块的设置和清除断点命令，将断点存储器的相应位置1或置0。允许设置任意数目的硬件断点。

·轨迹纪录模块

将外部仿真接口模块送来的CPU取指地址，存储在轨迹纪录的存储器中。轨迹纪录的存储器采用的FIFO的方式，所能纪录的轨迹长度是有限的，存满刷新。软件读取该存储器，可以得到CPU的运行轨迹。

·并口接口模块

并口接口（并行接口），简称并口，也就是LPT接口，是采用并行通信协议的扩展接口。并口的数据传输率比串口快8倍，标准并口的数据传输率为1Mbps。并口采用的是25针D形接头。所谓“并行”，是指8位数据同时通过并行线进行传送，这样数据传送速度大大提高，但并行传送的线路长度受到限制，因为长度增加，干扰就会增加，数据也就容易出错。目前，并行接口主要作为打印机端口等。

提供仿真器和计算机并口之间的通信接口，可以针对不同的并口模式设计，以满足不同模式的通信时序要求。

·外部SRAM读写控制模块

仿真过程中，仿真器的不同部分需要分时读写外部SRAM，包括：并口接口模块下装程序到外部SRAM；MCU在监控态从外部SRAM中读取程序指令，存储临时数据等。

对于Flash MCU而言，这种将用户的待调试程序存储在MCU内部的Flash中，将监控程序存储在MCU外部的SRAM中，并在MCU外部构造仿真逻辑，通过对采用bond-out技术的MCU的bond-out管脚进行监控，来实现在线仿真的做法，在芯片设计时不需要做太多的工作，而且可以反映程序真实的运行效果。而相对于用硬件平台如FPGA仿真，则价格低廉许多，是一种种权衡折衷的方法。作者提取了一个简单的Flash MCU模型，用这种方法完成了仿真器的逻辑设计，用Synopsys DC综合，用Quartus布线Altera APEX 20K200 FPGA中，用ModelSim5.4进行了后仿真，完成了仿真验证。结果证明这样的做法是可行的。