DSP应用设计关键之接口设计（二）

≥th?CK-EDV?min-td?CK-AREV?min-tOHZmin

当上边的式子满足条件时，-0.2+2>0.8。为了得到最小的Hold时间，此时Hold可以为0ns，也就是说，Hold可以被编程为0。

最后要满足的条件是时钟的高低时间。因为FIFO的时钟信号直接由ARE产生，因此ARE信号保持低电平的时间必须大于FIFO的时钟周期。即：

Strobe ≥tCLKL min

Hold+Setup ≥tCLKH min

Setup+Strobe+Hold ≥tCLK min

由以上七个式子可知，在200MHz的钟频率下，CExCTL寄存器中Setup/Strobe/Hold的值可以作如下设置：

Setup=1，Strobe=1，Hold=1;

此时，DSP读取FIFO中数据的速度为66.7MHz。

4 结论

FIFO在ADC高速模数转换器与DSP的通讯过程中起到了很好的数据缓冲作用，其标志位可被用来控制FIFO中数据的读取。如果选用内部时钟频率为133MHz的SN74V2×5-7系列FIFO，DSP读取数据的速度可以达到100MHz。