基于微处理器的嵌入式配置模式

数据后，释放CONF_DONE引脚，并被外部电阻拉高。CONF_DONE由低到高的转变标志配置结束，初始化开始。此后，DCLK必须提供几个周期的时钟(具体周期数据与DCLK的频率有关)，确保目标芯片被正确初始化。初始化完成后，FPGA进入用户工作模式。如果使用了可选的INIT_DONE信号，在初始化结束后，INIT_DONE被释放，且被外部电阻拉高，这时进入用户模式。DCLK、DATA、DATA0配置后不能三态，可置高或者置低。

在配置过程中，一旦出现错误，FPGA将nSTATUS拉低。系统可以实时监测，当识别到这个信号后，重新启动配置过程。NCONFIG由高变低，再变高可以重新进行配置。一旦nCONFIG被置低，nSTATUS和CONF_DONE也将被FPGA置低。当nSTATUS和nCONFIG同时为高电平时，配置开始。

图2是采用微处理器的FPGA被动串行配置方案的简化电路图。配置过程为：由微处理器将nCONFIG置低再置高来初始化配置;检测到nSTATUS变高后，就将配置数据和移位时钟分别送到DATA0和DCLK管脚;送完配置数据后，检测CONF_DONE是否变高，若未变高，说明配置失败，应该重新启动配置过程。在检测CONF_DONE变高后，根据器件的定时数再送一定数量的时钟到DCLK管脚;待FPGA初始化完毕后进入用户模式。如果单片机具有同步串口，DATA0、DCLK使用同步串口的串行数据输出和时钟输出，这时只需要简单把数据字节或字锁存到发送缓冲器就可以了。在使用普通I/O线输出数据时，每输出1个比特，就要将DCLK置低再置高产生一个上升沿。它比ALTERA公司手册给出的电路连接图更有效地使用了存储器。

图 3 使用微处理器的被动并行异步配置电路

3 被动并行异步配置

如同被动串行配置一样，被动并行异步配置也包括三个阶段：复位、配置和初始化。被动并行异步配置电路图如图3所示。当nSTATUS或者nCONFIG为低电平时，器件处于复位状态。微处理器在nCONFIG管脚产生一个由低到高的跳变启动FPGA的配置。当nCONFIG变高后，器件脱离复位状态，并且释放漏极开路的nSTATUS管脚，FPGA准备接收配置数据，配置阶段开始。在配置阶段，微处理器FPGA当作存储器，进行写操作，即微处理器先使片选有效，然后把8比特数据送到Data[0:7]管脚上，并配置管脚RDYnBSY到低电平，表示FPGA正忙于处理配置数据，微处理器可执行其它功能。在RDYnBSY低电平期间，FPGA使用内部振荡器时钟处理配置数据。当FPGA准备接收下一字节的配置数据时，它驱动RDYnBSY到高电平。微处理器检测到这一高电平，便送下一字节数据到配置管脚。为了节省一根用来检测RDYnBSY的I/O线，可采用读存储器的方法读FPGA，其中nRS为存储器读信号，在nRS有效期间，RDYnBSY信号被送到数据线D7上。也可以不检测RDYnBSY，也不读FPGA，简单地等待延时tBUSY(max)+tRDY2WS+tW2SB之后就写下一个配置数据字节。FPGA每处理一字节配置数据后，若发现错误就会将nSTATUS拉低，暗示配置出错。微处理器可以检测这一错误，并重新进行配置。如同被动串行配置一样，FPGA在正确接收所有配置数据后，将释放CONF_DONE信号，于是该管脚被外部上拉电阻拉高，表示配置结束，初始化开始。

4 配置数据文件的生成

Altera的MAX+PLUS II或Quartus II开发工具可以生成多种格式的配置文件，用于不同配置方法。不同目标器件，配置数据的大小不同。配置文件的大小一般由二进制文件(扩展名为.rbf)决定。Altera提供的软件工具不自动生成.rbf文件，需要按照下面的步骤生成：①在MAX+PLUS II编译状态，选择文件菜单中的变换SRAM目标文件命令;②在变换SRAM目标文件对话框，指定要转换的文件并且选择输出文件格式为.rbf(Sequential)，然后予以确定。