基于FPGA+DSP的跳频电台传输系统

ps的传输速率通过SPI同步串口送给RS编码单元进行RS编码，编码采用RS(255，239)的缩短码形式RS(48，32)实现差错控制，累计接收三组RS编码数据后送往交织单元，交织后的数据包为144字节，然后将144字节编码数据进行并/串变换为1 152位/包，并以3.125 Mbps的传输速率，然后在1 152位/包的数据前加8字节数据帧同步头，随后将完整的一帧152字节(共1 216位)以1.98 Mbps的传输速率，通过DSP的RapidIO端口传送给FPGA处理器，FPGA处理器通过同步串口接收中断与缓冲器接收到数据，FPGA中频速率匹配单元将接收的数据按照中频调制器要求的串行时钟主外部帧模式，以32 kbps的帧速率将调制数据送给调制器，进行中频跳频调制。

接收状态下系统的工作原理：接收信号经过中频板FPGA中的解扩器和解调器完成数字解调，将基带32 kb数据以连续的同步串行数据的格式送给DSP。DSP对数据进行同步帧检测并解帧，并以3.125 Mbps的传输速率并行将144字节/包的数据送往解交织器进行解交织，处理后的数据每48字节为一组，以3.125 Mbps的传输速率通过同步并口送给RS译码模块,依次进行RS译码。RS译码得到的32字节/包信息，通过缓冲器以SPI数据模式送给基带速率匹配单元,传输速率为1.562 5 Mbps。基带速率匹配单元将去掉冗余码的数据,再以9.6 kbps的速率送往信宿，至此接收处理过程完成。

2.2 软件设计

为了实现高速跳频通信系统，需要考虑的问题是跳频码的接收同步和跳频帧结构[8]的实现。跳频同步算法[7]的性能主要考虑达到同步所需要的时间和精度，帧结构[9]主要考虑到跳频数据的平衡和发送速率。其中，跳频图案的同步是关键，能否快速、准确地实现跳频图案的同步，直接关系到能否实现数据的正确接收与判决。载波同步由频率合成器的性能来保证，位同步和帧同步与一般的数字通信系统相同。

2.2.1 跳频控制模块的功能

电台开机或由其他工作状态进入跳频工作方式后，首先进行初始化，然后转入搜索状态，一方面检测PTT线是否指示发状态，一方面搜索同步信息。一旦检测到PTT线是指示发初始同步信息，随即转入正常跳频状态；若接收到同步信息，则也转入正常跳频状态。在正常跳频状态，一方面用户可以进行话音或数据通信；另一方面，若电台处于发送状态，并检测到PTT己经松开，则发完结束信息后转入搜索状态;若电台处于接收状态，并检测到有效的结束信息，则也转入搜索状态。从以上分析可以看出，电台主要有三种工作状态，即发送状、接收状态和搜索状态，而且跳频电台工作状态设置及其转移具有以下特点:

①同步搜索态是电台的常态，或称稳态，电台开机后，只要是进入跳频，电台无论是发方还是收方，都将首先处于同步搜索状态，迟入网同步也从搜索态开始。

②这是一个闭环同步系统，电台开机后，不需要人工的同步操作，全部自动实现，方便战术使用。

2.2.2 数据帧结构及同步跳

（1） 初始同步信息构成

同步信息分成2组(记为A组、B组)；每组同步消息帧包含80位数据，第一组用4个同步频率（f1,f2,f3,f4）传送，第二组用另4个同步频率（f5,f6,f7,f8）传送；其中第1组同步信息(称为A组)重发5次，第2组同步信息(称为B组)重发2次；同时在每组同步信息跳之后，分别在A组和B组同步信息跳之后插入2跳伪同步跳(f9,f10)和（f11,f12)。这样，初始同步跳共发送了32跳。以400跳/s的跳速发送这32跳同步信息，则初始同步时间需要80 ms。A组信息结构如下：

同步信息的构成除TOD低位外还包括前导序列、帧头、网号、与慢跳结束时刻的时间差等，B组同步信息结构如下：

（2） 勤务同步帧结构

在数据跳中，伪随机地插入了勤务跳，迟入网电台可通过搜索这些位于数据跳中的勤务跳来完成入网。勤务跳频的4个频点和初始同步频点一样，根据TOD信息和密钥随机的选出，并且4个频点均匀分布在整个跳频频带内。勤务跳频内的同步信息与初始同步信息结构基本一致，由保护时间、帧同步、网号、TOD组成，帧结构如下：

接收机在1000跳/s的数据接收状态下根据勤务跳的同步信息不断调整本地时钟，以实现跳频的跟踪保持状态。当发射机停止发数后，自动发送8跳结束标志信息，接收机收到结束标志信息后断开基带数据通路，以停止接收数据，并且迅速转入慢跳搜索状态。结束信息在每次松开PTT键后发送。

（3） 数据跳帧结构

数据跳帧格式如下：

由于以9.6 kbps的用户速率传送96字节数据需要80 ms时间，经过Rs编码与交织等处理后，整包数据变为152字节。传送 152字节数据，使用1000跳/s的跳速，76个数据跳全部发送完毕。剩余的4 ms时间内插入4个频点的勤务同步跳，共4跳，作