用于高频接收器和发射器的锁相环-第一部分
,有124个宽度为200-kHz的RF频段通道(每个通道8个用户)。占用的总带宽为24.8 MHz,必须对这些带宽扫描以检查活动状况。手机的发射(Tx)范围为880 MHz至915 MHz,接收(Rx)范围为925 MHz至960 MHz。相反,基站的Tx范围为925 MHz至960 MHz,Rx范围为880 MHz至915 MHz。对于本例,我们只考虑基站发射和接收部分。GSM900和DCS1800基站系统的频段如表1所示。表2展示的是表1所列频段范围内的载波频率的通道编号(RF通道)。Fl(n)为RF通道低频段(Rx)的中心频率,Fu(n)为高频段(Tx)的对应频率。
图4.GSM基站接收器的信号链。
对900-MHz RF输入滤波、放大并施加到第一级混频器。另一个混频器输入端用调谐本振(LO)驱动。本振必须对输入频率范围扫描,以检查任何通道上的活动状况。实际上,LO是运用前面已经描述过的PLL技术来实现的。如果第一中频(IF)级的中心位于240 MHz,则LO的频率范围必须为640 MHz至675 MHz,才能覆盖RF输入频段。当选择200-kHz的参考频率时,可以按200 kHz的步长,在整个频率范围内对VCO输出排序。例如,如果需要650 MHz的输出频率,则N的值为3250。该650-MHz的LO会有效地检查890-MHz RF通道(FRF – FLO = FIF 或 FRF = FLO + FIF)。当N增至3251时,LO频率为650.2 MHz,检查的RF通道为890.2 MHz。如图5所示。
图5.GSM基站接收器的测试频率。
值得注意的是,除了可调谐RF LO以外,接收器部分也采用了固定IF(在所示例子中为240 MHz)。尽管该IF并不需要频率调谐,但仍然采用了PLL技术。其原因在于,运用稳定的系统参考频率来产生高频IF信号不失为一种经济的方式。多家频率合成器制造商已经意识到这一事实,推出了双版本器件:一个版本支持较高RF频率(>800 MHz),另一个版本支持较低IF频率(500 MHz或以下)。
在GSM系统的发射端也存在类似的要求。然而,更常见的做法是直接从基带上变频为发射部分的最终RF;这意味着,基站的典型TX VCO的范围为925 MHz至960 MHz(发射部分的RF频段)。
电路示例
图6显示了GSM手机发射部分本振的实际实现方式。我们假设,基带直接上变频为RF。该电路采用了来自ADI的新型ADF4111 PLL频率合成器,以及来自Vari-L公司的VCO190-902T电压控制振荡器(http://www.vari-L.com/)。
参考输入信号施加于电路的FREFIN,其端接电阻为50 Ω。在GSM系统中,该参考输入频率的典型值为13 MHz。为了使通道间距为200 kHz(GSM标准),必须运用ADF4111的片内参考分频器,将参考输入除以65。
ADF4111是一款整数N PLL频率合成器,最高支持1.2 GHz的RF工作频率。在该整数N型频率合成器中,可以按离散整数步长,在96至262,000范围内对N编程。对于手机发射器,如果所需输出范围为880 MHz至915 MHz,并且内部参考频率为200 kHz,则所需N值的范围为4400至4575。
ADF4111的电荷泵输出(引脚2)驱动环路滤波器。基本而言,该滤波器(图2中的Z(s))是一款一阶滞后-超前型滤波器。在计算环路滤波器元件值时,需要考虑多个事项。在本例中,环路滤波器的设计宗旨是使系统的整体相位裕量为45度。其他PLL系统技术规格如下:
KD = 5 mA
KD = 5 mA
KV = 8.66 MHz/V
KV = 8.66 MHz/V
Loop Bandwidth = 12 kHz
环路带宽 = 12 kHz
FREF = 200 kHz
FREF = 200 kHz
N = 4500
N = 4500
Extra Reference Spur Attenuation = 10 dB
额外参考杂散衰减 = 10 dB
所有这些技术规格都需要用来计算环路滤波器元件值,如图6所示。
环路滤波器输出驱动VCO,然后馈入PLL频率合成器的RF输入端,同时驱动RF输出通道。用一个带18 ?电阻的T型电路配置在ADF4111的VCO输出、RF输出和RFIN引脚之间提供50 ?匹配。
在PLL系统中,知道系统何时锁定十分重要。在图6中,这是通过利用ADF4111的MUXOUT信号来实现的。可设置MUXOUT引脚来监控频率合成器中的各种内部信号。其中之一是LD或锁定检测信号。举例来说,当选用MUXOUT以选择锁定检测时,就可以在系统中用MUXOUT来触发个输出功率放大器。
ADF4111用一个简单的4级串行接口来与系统控制器通信。参考
- DSP内嵌PLL中的CMOS压控环形振荡器设计(03-02)
- 基于DDS+PLL高性能频率合成器的设计与实现(04-24)
- 基于DSP内嵌PLL中的CMOS压控环形振荡器设计(05-05)
- DSP架构应对电网谐波污染分析的挑战 (07-28)
- 基于FPGA全新锁相倍频系统的设计(06-05)
- LPC2103之PLL寄存器(11-29)