S3C2440 SDRAM内存驱动

样。
由于存储芯片位宽为16位，一次可以进行两个字节的读取。但是，通常操作系统里最小寻址单位是1字节，因此内存控制器必须要保证可以访问内存里每一个字节。UDQM，LDQM分别代表16位数据的高，低字节读取信号，当读取数据时，LDQM /UDQM分别用来控制16位数据中高低字节能否被读取，当LDQM /UDQM为低电平时，对应的高/低字节就可以被读取，如果LDQM /UDQM为高电平时，对应的高/低字节就不能被读取。当向内存里写入数据时，LDQM /UDQM控制数据能否被写入，当LDQM /UDQM为低电平时，对应的高/低字节就可以被写入，如果LDQM /UDQM为高电平时，对应的高/低字节就不能被写入。通过对LDQM /UDQM信号的控制可以控制对两个存储芯片存储数据，由于两个存储单元的地址线是通用的，他们都能接收到CPU发出的地址信号，但是，发给两个存储单元的LDQM /UDQM信号是不同的，以此来区分一个字的高低字节。
S3C2440A为32位CPU，也就是说其数据总线和地址总线宽度都是32位（可以理解为32根线一端连接CPU内部，另外一端连接向内存控制器），那么内存数据的输入/输出端也要保证是32位总线，MINI2440上采用两片16位宽总线内存芯片并联构成32位总线。其中一个芯片连接到CPU数据总线的低16位，另外一个芯片连接到数据总线上的高16位，并联成32位总线，因此两个芯片的输入/输出总线连接到CPU总线上的不同管脚上。

1.1.3SDRAM的读操作

SDRAM进行读操作时，先向地址线上送上要读取数据的地址，通过前面的知识了解到，地址被分成3部分，行地址，列地址，L-Bank片选信号。片选（L-Bank的定址）操作和行有效操作可以同时进行。
在CS、L-Bank定址的同时，RAS（nSRAS行地址选通信号）也处于有效状态。此时An地址线则发送具体的行地址。A0~A12，共有13根地址线（可表示8192行），A0~A12的不同数值就确定了具体的行地址。由于行有效的同时也是相应L-Bank有效，所以行有效也可称为L-Bank有效。
行地址确定之后，就要对列地址进行寻址了。但是，地址线仍然是行地址所用的A0~A12。没错，在SDRAM中，行地址与列地址线是复用的。列地址复用了A0~A8，共9根（可表示512列）。那么，读/写的命令是怎么发出的呢？其实没有一个信号是发送读或写的明确命令的，而是通过芯片的可写状态的控制来达到读/写的目的。显然WE信号（nWE）就是一个关键。WE无效时，当然就是读取命令。有效时，就是写命令。
SDRAM基本操作命令,通过各种控制/地址信号的组合来完成（H代表高电平，L代表低电平，X表示高，低电平均没有影响）。此表中，除了自刷新命令外，所有命令都是默认CKE（SCKEl输入时钟频率有效）有效。列寻址信号与读写命令是同时发出的。虽然地址线与行寻址共用，但CAS（nSCAS列地址选通信号）信号则可以区分开行与列寻址的不同，配合A0~A8，A9~A11来确定具体的列地址。
读取命令与列地址一块发出（当WE为低电平是即为写命令）然而，在发送列读写命令时必须要与行有效命令有一个间隔，这个间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟），这个很好理解，在地址线上送完行地址之后，要等到行地址稳定定位后再送出列地址，tRCD是SDRAM的一个重要时序参数，相关数值参看对应芯片硬件手册。通常tRCD以时钟周期（tCK，Clock Time）数为单位，比如笔者MINI2440所用内存芯片里面写到tRCD为20nst，如果将来内存工作在100MHz，那么RCD至少要为2个时钟周期，RCD=2。


图2-53SDRAM读操作时序图
在选定列地址后，就已经确定了具体的存储单元，剩下就是等待数据通过数据I/O通道（DQ）输出到内存数据总线上了。但是在列地址选通信号CAS发出之后，仍要经过一定的时间才能有数据输出，从CAS与读取命令发出到第一笔数据输出的这段时间，被定义为CL（CAS Latency，CAS潜伏期）。由于CL只在读取时出现，所以CL又被称为读取潜伏期（RL，Read Latency）。CL的单位与tRCD一样，也是时钟周期数，具体耗时由时钟频率决定（笔者官方手册CL=3）。不过，CAS并不是在经过CL周期之后才送达存储单元。实际上CAS与RAS一样是瞬间到达的。由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性，这个放大/驱动工作由S-AMP负责。但它要有一个准备时间才能保证信号的发送强度，这段时间我们称之为tAC（Access Time from CLK，时钟触发后的访问时间）。

1.1.4SDRAM预充电操作

从存储体的结构图上可以看出，原本逻辑状态为1的电容在读取操作后，会因放电而变为逻辑0。由于SDRAM的寻址具有独占性，所以在进行完读写操作后，如果要对同一L-Bank的另一行进行寻址，就要将原先操作行关闭，重新发送行/列地址。在对原先操作行进行关闭时，DRAM为了在关闭当前行时保持数据，要对存储体中原有的信息进行重写，这个充电重写和关闭操作行过程叫做预充电，发送预充电信号时，意味着先执行存储体充电，然后关闭当前L-Bank操作行。预充电中重写的操作与刷新操作（后面详细介绍）一样，只不过预充电不是定期的，而只是在读操作以后执行的。

1.1.5SDRAM突发操作

突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元（列）数量就是突发长度（Burst Length，简称BL）。
在目前，由于内存控制器一次读/写P-Bank位宽的数据，也就是8个字节，但是在现实中小于8个字节的数据很少见，所以一般都要经过多个周期进行数据的传输，上文写到的读/写操作，都是一次对一个存储单元进行寻址，如果要连续读/写，还要对当前存储单元的下一单元进行寻址，也就是要不断的发送列地址与读/写命令（行地址不变，所以不用再对地寻址）。虽然由于读/写延迟相同可以让数据传输在I/O端是连续的，但是它占用了大量的内存控制资源，在数据进行连续传输时无法输入新的命令效率很低。为此，引入了突发传输机制，只要指定起始列地址与突发长度，内存就会依次自动对后面相应长度数据的数据存储单元进行读/写操作而不再需要控制器连续地提供列地址，这样，除了第一笔数据的传输需要若干个周期（主要是之间的延迟，一般的是tRCD + CL）外，其后每个数据只需一个周期即可。
总结下：
SDRAM的基本读操作需要控制线和地址线相配合地发出一系列命令来完成。先发出芯片有效命令（ACTIVE），并锁定相应的L-BANK地址（BA0、BA1给出）和行地址（A0～A12给出）。芯片激活命令后必须等待大于tRCD(SDRAM的RAS到CAS的延迟指标)时间后，发出读命令。CL（CAS延迟值）个时钟周期后，读出数据依次出现在数据总线上。在读操作的最后，要向SDRAM发出预充电（PRECHARGE）命令，以关闭已经激活的L-BANK。等待tRP时间（PRECHAREG命令后，相隔tRP时间，才可再次访问该行）后，可以开始下一次的读、写操作。SDRAM的读操作支持突发模式（Burst Mode），突发长度为1、2、4、8可选。

1.1.6SDRAM写操作

SDRAM的基本写操作也需要控制线和地址线相配合地发出一系列命令来完成。先发出芯片有效命令，并锁定相应的L-BANK地址（BA0、BA1给出）和行地址（A0～A12给出）。芯片有效命令发出后必须等待大于tRCD的时间后，发出写命令数据，待写入数据依次送到DQ（数据线）上。在最后一个数据写入后，延迟tWR时间。发出预充电命令，关闭已经激活的页。等待tRP时间后，可以展开下一次操作。写操作可以有突发写和非突发写两种。突发长度同读操作。


图2-54 SDRAM写操作时序图

1.1.7SDRAM的刷新

SDRAM之所以成为DRAM就是因为它要不断进行刷新（Refresh）才能保留住数据，因此它是SDRAM最重要的操作。
刷新操作与预充电中重写的操作一样，都是用S-AMP先读再写。但为什么有预充电操作还要进行刷新呢？因为预充电是对一个或所有L-Bank中的工作行操作，并且是不定期的，而刷新则是有固定的周期，依次对所有行进行操作，以保留那些很长时间没经历重写的存储体中的数据。但与所有L-Bank预充电不同的是，这里的行是指所有L-Bank中地址相同的行，而预充电中各L-Bank中的工作行地址并不是一定是相同的。那么要隔多长时间重复一次刷新呢？目前公认的标准是，存储体中电容的数据有效保存期上限是64ms（毫秒，1/1000秒），也就是说每一行刷新的循环周期是64ms。这样刷新时间间隔就是：64m/行数s。我们在看内存规格时，经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识，这里的4096与8192就代表这个芯片中每个L-Bank的行数。刷新命令一次对一行有效，刷新间隔也是随总行数而变化，4096行时为15.625μs（微秒，1/1000毫秒），8192行时就为7.8125μs。刷新操作分为两种：Auto Refresh，简称AR与Self Refresh，简称SR。不论是何种刷新方式，都不需要外部提供行地址信息，因为这是一个内部的自动操作。对于AR，SDRAM内部有一个行地址生成器（也称刷新计数器）用来自动的依次生成行地址。由于刷新是针对一行中的所有存储体进行，所以无需列寻址，或者说CAS在RAS之前有效。所以，AR又称CBR（CAS Before RAS，列提前于行定位）式刷新。由于刷新涉及到所有L-Bank，因此在刷新过程中，所有L-Bank都停止工作，而每次刷新所占用的时间为9个时钟周期（PC133标准），之后就可进入正常的工作状态，也就是说在这9个时钟期间内，所有工作指令只能等待而无法执行。64ms之后则再次对同一行进行刷新，如此周而复始进行循环刷新。显然，刷新操作肯定会对SDRAM的性能造成影响，但这是没办法的事情，也是DRAM相对于SRAM（静态内存，无需刷新仍能保留数据）取得成本优势的同时所付出的代价。SR则主要用于