AXI总线学习

行写地址通道握手并传输地址内容，然后在写数据通道握手并传输所读内容，最后再写回应通道握手，并传输写回应数据，时钟上升沿有效。如图所示：

axis分为：

• tready信号：从告诉主做好传输准备；
• tvalid信号：主告诉从数据传输有效；
• tlast信号：主告诉从该次传输为突发传输结尾；
• tdata信号：数据，可选宽度32,64,128,256bit
• tstrb信号：为1的bit为对应tdata有效字节，宽度为tdata/8
• tuser信号 ：用户定义信号，宽度为128bit
• aclk信号：总线时钟，上升沿有效；
• aresetn信号：总线复位，低电平有效；

通信时序如图所示：

axi与axis是AXI4总线中通信复杂度较低的两条总线，最大开发难度存在于axi的控制平面向axis的数据平面下发参数时，由于axi与axis时钟频率不同而产生的跨时钟域数据传输问题。

AXI4：主要面向高性能地址映射通信的需求；

AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；

AXI4-Stream：面向高速流数据传输；

AXI4总线分为主、从两端，两者间可以连续的进行通信。

ISE从12.3版本，Virtex6，Spartan6芯片开始对AXI4总线提供支持，并且随着Xilinx与ARM的合作面逐渐展开而得到大力推广。

AXI4的优势

1.通过统一的AXI接口，开发者为开发ip core只需要学习一种协议即可；

2.AXI4是面向地址映射的接口，允许最大256轮的数据突发传输；

3.AXI4-Lite是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元；

4.AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；