信号完整性相关问题分析

都是可以影响端接策略的因素，因此在高速电路中实施电路的端接方案时，需要根据具体情况来选取合适的端接方案，以获得最佳的端接效果。

合理进行电路建模仿真是最常见的信号完整性解决方法，在高速电路设计中，仿真分析越来越显示出优越性。它给设计者以准确、直观的设计结果，便于及早发现问题，及时修改，从而缩短设计时间，降低设计成本。常用的有3 种：SPICE模型，IBIS模型，Verilog-A模型。

SPICE是一种功能强大的通用模拟电路仿真器。它由两部分组成：模型方程式(Model Equation)和模型参数(Model Parameters)。由于提供了模型方程式，因而可以把SPICE模型与仿真器的算法非常紧密地连接起来，可以获得更好的分析效率和分析结果；IBIS模型是专门用于PCB板级和系统级的数字信号完整性分析的模型。它采用I/V和V/T表的形式来描述数字集成电路I/O单元和引脚的特性，IBIS模型的分析精度主要取决于1/V和V/T表的数据点数和数据的精确度，与SPICE模型相比，IBIS模型的计算量很小。

采用异步收发报机实例电路来展示结果。在仿真环境下设置激励信号为50 ns，电源设置为5V，其他设置默认，对RTSB网络的U3-5脚进行仿真，仿真情况如图3所示：a曲线是端接前的信号波形，可以看到存在严重的信号反射；曲线b，c为地端接电阻后的信号波形，端接电阻值不同；d曲线为戴维南端接后的信号波形，从图中可以看出端接电阻可以基本消除反射，缺点是端接电阻到地使地高电平电压下降，端接电阻到电源使电源低电平升高。

基于微电子技术的不断发展，高速器件的使用和高速数字系统设计越来越多，系统数据速率、时钟速率和电路密集度都在不断增加，对PCB板的设计要求也越来越高，特别是信号完整性问题。要保证PCB具有良好的信号完整性就必须综合多种影响因素，合理布局、布线，从而提高产品性能。