如何通过Virtex-5系统监控器加强系统管理和诊断？

p1\' = Clip3( p1?2*tc, p1+2*tc, ( p2 + p1 + p0 + q0 + 2 ) >>

p2\' = Clip3( p2?2*tc, p2+2*tc, ( 2*p3 + 3*p2 + p1 + p0 + q0 + 4 ) >>

q0\' = Clip3( q0?2*tc, q0+2*tc, ( p1 + 2*p0 + 2*q0 + 2*q1 + q2 + 4 ) >>

q1\' = Clip3( q1?2*tc, q1+2*tc, ( p0 + q0 + q1 + q2 + 2 ) >>

q2\' = Clip3( q2?2*tc, q2+2*tc, ( p0 + q0 + q1 + 3*q2 + 2*q3 + 4 ) >>

D = (9*(q0– p0)-3*(q1–p1)+8)>>

Δp = Clip3(-(tc>>1),tc>>1,(((p2+p0+1)>>1)–p1+Δ)>>

Δq = Clip3(-(tc>>1),tc>>1,(((q2+q0+1)>>1)–q1–Δ)>>否配有适当的冷却系统。ChipScope Pro分析器可以轻松访问系统监控器;而且，这种访问功能还能够轻松地集成到其它JTAG测试和编程环境中。

　　系统集成

　　除了能够利用JTAG TAP轻松访问系统监控器之外，还可以通过FPGA架构访问系统监控器的控制和状态寄存器。利用FPGA架构可以在任何时刻对这些寄存器进行配置和读取。 允许通过JTAG TAP控制器和架构接口对系统监控器的寄存器进行双重访问，并提供了相应的仲裁方案来管理可能出现的争用现象。

　　在设计中例示系统监控器，并在FPGA配置过程中对其初始化时，还能够定义这些寄存器的内容。因此，可以对系统监控器进行配置使其以用户自定义 的运行(后配置)模式启动。架构接口就是我们所熟知的动态重配置端口(DRP)。DRP是一个并行的16位同步数据端口(类似于block RAM)。

　　对于需要对系统监控器进行更多控制的高级应用(此时)而言，DRP能够让系统监控器轻松地映射到硬/软微处理器的外设地址空间中。图3显示了一 个典型系统管理应用，这里MICroBlaze处理器运行一个类似于协议的智能平台管理接口(IPMI)，并且通过管理通道(如以太网，甚至是简单的 UART/调制解调器)与系统主机进行通信。

　　系统监控器还以通用ADC的形式提供了一个重要的微处理器外设。这是业界首次将微控制器中常见的模拟外设集成到FPGA中。此外，该系统还可以完全控制ADC操作。ADC提供了大量采样模式，并且支持单极、双极和全差分模拟输入方案。

　　本文小结

　　Virtex-5系统监控器为一般的片上和外部环境监控需求提供了一个大大简化了的解决方案。其功能访问需要极少的开发和设计工作。通过将系统 监控器和JTAG TAP控制器连接在一起，JTAG功能已经延伸到新的应用领域，从而实现了新的测试能力。我们非常希望收到您对本文所提到的任何专题的意见和反馈信息，特 别是我们的开发队伍如何更好地为您的系统监控和测试需求提供支持。