系统级语言SystemVerilog和SystemC的融合

是必须为硬件和软件工程人员提供的，而且基于硬件的功能对于有效的、高效率的硬件建模是必要的。

处理这种对分环境最有效的方法是允许这些语言共存。平台的基本构件是可以用C或HDL派生语言、信号或交易层建模的IP。这个IP可以采取由架构层开始的设计构件的形式，然后进一步细化到实施。验证组件也可以采取IP形式，用于在系统层生成协议流或其他标准I/O。这些IP组件包含系统验证要求，并且利用相应的总线功能模型可供其他验证流程重复使用。

SystemVerilog配置了专用接口。通过这些接口，总线功能接口可以以一种对系统或实施工程师透明的方式进行编码。由于这些接口含有对通讯有效性、C/C++到HDL的转变以及总线功能编码的判断功能，从而为从架构到实施建立平滑的途径提供了完整的机制。这样，两种环境下的用户可以用自己习惯的方法处理模型，不必再进入另一个区域。

注重使用模型而不是偏重设计语言，这表明SystemVerilog 和SystemC两种语言都在现代电子方法中占有自己的位置。

Synopsys公司认识到，同时提供对SystemC和SystemVerilog的支持对最终用户是有益的。Synopsys是支持SystemC的发起者，并一直通过公开OpenVera测试平台语言、共用的API和OpenVera Assertion(OVA)格式致力于推进语言的标准化进程。为了使SystemVerilog 3.1能够做出上述贡献，SystemVerilog包含了能够简化RTL设计所需的全部功能。

用语言的功能平衡用户的需求

现已证明，C语言设计不仅生产效率高，而且也是对Verilog流程的补充。SystemVerilog/SystemC的整合，使软件团队可以在与高效的硬件设计和验证过程开展合作的时候，用自有的编程语言进行工作，使整个方法途径在适宜的生产水平下进行。

工具和IP供应商正在为System Verilog提供支持。IP提供商已认识到统一化所带来的益处，特别是在验证领域，语言的统一使他们不必考虑当前支持多种语言的需求。