基于FPGA的二-十进制转码器设计

在完全相同的软硬件验证环境下，把图4所示的转码器设计和使用中规模集成电路IP核（SN74185A）实现的7 bit、10 bit和12 bit的转码器进行了性能对比，验证结果进一步表明了这种采用混合模块构建二-十进制（BCD）转码器的行之有效性；表1所示为采用这两种构建方法得到的7 bit、10 bit和12 bit转码器的验证结果对比。

Altera EP1K30QC208-2（FPGA）芯片上的7 bit、10 bit和12 bit转码器设计验证结果和使用IP核（SN74185A）实现的转码器验证结果对比更加充分证明了这种设计思路的可行性；这种高效、易于重构的二-十进制（BCD）转码器设计为基于FPGA的片上数字测量系统实现做出了有意义的积极探索。