锁相环中的DLL和PLL的区别

出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来，PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。

由于在实际ADC系统中，采样系统总的动态特性主要取决于采样时钟的抖动特性，如果对频率要求不是太高，VCXO是比较好的选择。

如果确实需要可变频率低抖动时钟，则基于PLL的时钟发生器是最好选择。

其它知识：

锁相环的基本组成

锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-LockedLoop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,PhaseDetector）、环路滤波器（LF,LoopFilter）和压控振荡器（VCO,VoltageControlledOscillator）三部分组成

锁相环电路的特点：

1）锁定是无剩余频差；

2）具有良好的窄带载波跟踪性能；

3）具有良好的宽带调制跟踪性能；

4）门限性能好；

5）易于集成。