了解基于IC的时钟分布系统中的锁相环

时序信号对于数字设备、通信系统和无所不在的网络的可靠操作至关重要，可用于协调电路动作。这些信号同步来自同步路径的数据信号流，同时控制发出的指令信号，以便管理互联数字模块。生成这种信号(也通常称为时钟)的一个简单方法就是采用本地振荡器。但是，当前许多复杂系统都需要各种不同的时钟频率，同时要确保高精度和低噪声。系统设计人员可根据系统中所需的各种不同频率来放置相应数量的振荡器。这种做法会占用板卡空间需求，提高复杂性，并增加系统成本。

解决此问题的方法之一就是采用基于PLL的(锁相环)时钟分布法。PLL可被集成到单个IC中，并扇出多个不同频率的时钟，如图1所示。这样的芯片IC设计可以大幅减小尺寸并降低功耗。

PLL在高性能数字系统中被广泛用于生成片上时钟。此外，PLL也可被集成到几乎所有的大规模混合信号和数字片上系统(SoC)中。基于PLL的时钟分布系统可将任何单个板级时钟源作为输入源并生成多个时钟输出，其频率相对于输入源而言可大可小。