针对FPGA优化的高分辨率时间数字转换阵列电路

2 仿真测试与硬件实现

2.1 仿真结果分析

本设计采用Altera公司的Quartus II与Mentor Graphics公司的Modelsim作为主要的设计工具。Cyclone系列FPGA具有片上锁相环（PLL）模块，可以对输入时钟进行精确的倍频、分频、相位偏移、可编程占空比等操作。系统外部时钟输入频率为50 MHz，通过配置片上PLL，可获得3倍频的计数时钟与移相时钟，5分频的读出时钟。

图5为单元电路计数状态仿真结果。rst为系统复位信号，start为计数起始信号，stop为计数停止信号，cnt_clk为计数时钟，shifted_clk为移相时钟，state为状态机状态码，shift_reg为多功能移位寄存器并行输入端口，q为线性反馈移位寄存器输出。在计数状态下，当stop产生正脉冲时，LFSR停止计数，多功能移位寄存器并行输入锁存器1与锁存器2输出的时钟逻辑电平，记录时钟状态。图6为单元电路数据读出状态仿真时序图，rd_out为读出引脚，在读出时钟作用下，数据从移位寄存器中依次移出。

2.2 硬件测试

时间数字转换阵列在Cyclone II EP2C15芯片实现，系统外部时钟50 MHz。由函数发生器提供频率为F的脉冲信号，信号上升沿作为系统的起始信号，下降沿作为系统的停止信号，测得在不同频率下的时钟分辨率。测试数据表明时间分辨率的算术平均值为1.73 ns。

通过仿真与硬件测试表明，本设计能够准确进行时间数字转换，各项功能均达到预期要求。以低密度低成本的Altera Cyclone II EP2C15作为目标芯片的综合报告显示，单元电路占用FPGA逻辑资源约为0.375%，具有极低的资源占用率。本设计时间分辨率最高可达1.73 ns，并且实现原理简单，具有可行性。