硬件描述语言Verilog HDL设计进阶之：有限状态机的设计原理及其代码风格

因此应尽量不要使用综合工具来设计异步状态机。因为目前大多数综合工具在对异步状态机进行逻辑优化时会胡乱地简化逻辑，使综合后的异步状态机不能正常工作。如果一定要设计异步状态机，建议采用电路图输入的方法，而不要用Verilog HDL输入的方法。

（6）状态赋值。
Verilog HDL中，状态必须明确赋值，通常使用参数parameters或宏定义define语句加上赋值语句来实现。

使用参数parameters语句赋状态值如下所示：

parameter state1 = 2 h1, state2 = 2 h2；
...
current_state = state2; //把current state设置成 2h2
...

使用宏定义define语句赋状态值如下所示：

define state1 2 h1
define state2 2 h2
...
current_state = state2; //把current state设置成 2 h2