全面剖析SOPC

的接口模块核，包括：可配置高速缓存（包括由片内ESB、外部SRAM或SDRAM，100MB以上单周期访问速度）模块，可配置RS232通信口、SDRAM控制器、标准以太网协议接口、DMA、定时器、协处理器等。在植入（配置进）FPGA前，用户可根据设计要求，利用Quartus II和SOPC Builder，对Nios及其外围系统进行构建，使该嵌入式系统在硬件结构、功能特点、资源占用等方面全面满足用户系统设计的要求。Nios核在同一FPGA中被植入的数量没有限制，只要FPGA的资源允许。此外，Nios可植入的Altera FPGA的系列几乎没有限制，在这方面，Nios显然优于Xilinx的MicroBlaze。

另外，在开发工具的完备性方面、对常用的嵌入式操作系统支持方面，Nios都优于MicroBlaze。就成本而言，由于Nios是由Altera直接推出而非第3方产品，故用户通常无需支付知识产权费用，Nios的使用费仅仅是其占用的FPGA逻辑资源费。因此，选用的FPGA越便宜，则Nios的使用费就越便宜。

特别值得一提的是，通过Matlab和DSP Builder，或直接使用VHDL等硬件描述语言设计，用户可以为Nios嵌入式处理器设计各类加速器，并以指令的形式加入Nios的指令系统，从而成为Nios系统的一个接口设备，与整个片内嵌入式系统融为一体。例如，用户可以根据设计项目的具体要求，随心所欲地构建自己的DSP处理器系统，而不必拘泥于其他DSP公司已上市的有限款式的DSP处理器。

基于HardCopy技术的SOPC系统

通过强化SOPC工具的设计能力，在保持FPGA开发优势的前提下，引入ASIC的开发流程，从而对ASIC市场形成直接竞争。这就是Altera推出的HardCopy技术。

HardCopy就是利用原有的FPGA开发工具，将成功实现于FPGA器件上的SOPC系统通过特定的技术直接向ASIC转化，从而克服传统ASIC设计中普遍存在的问题。

与HardCopy技术相比，对于系统级的大规模ASIC（SOC）开发，有不少难于克服的问题，其中包括开发周期长、产品上市慢，一次性成功率低、有最少的投片量要求、设计软件工具繁多且昂贵、开发流程复杂等。例如，此类ASIC开发，首先要求有高的技术人员队伍、高达数十万美元的开发软件费用和高昂的掩膜费用，且整个设计周期可能长达一年。ASIC设计的高成本和一次性低成功率很大部分是由于需要设计和掩膜的层数太多（多达十几层）。然而如果利用HardCopy技术设计ASIC，开发软件费用仅2000美元（Quartus II），SOC级规模的设计周期不超过20周，转化的ASIC与用户设计习惯的掩膜层只有两层，且一次性投片的成功率近乎100%，即所谓的FPGA向ASIC的无缝转化。而且用ASIC实现后的系统性能将比原来在HardCopy FPGA上验证的模型提高近50%，而功耗则降低40%。一次性成功率的大幅度提高即意味着设计成本的大幅降低和产品上市速度的大幅提高，3种SOC方案的比较如表1-1所示。

表1-1 3种SOC方案的比较
项 目 基于ASIC的SOC 基于FPGA的SOC（SOPC） 基于HardCopy的SOC
单片成本 低 较高 较低
开发周期 长（超过50周） 短（少于10周） 较短（少于20周）
开发成本 设计工程成本高掩模成本高软件工具成本高（超过30万美元） 设计工程成本低无掩模成本软件工具成本低（低于2000美元） 设计工程成本低掩模成本低软件工具成本低（低于2000美元）
一次投片情况 一次投片成功率低、成本高、耗时长 可现场配置 一次投片成功率近乎100%，成本低、耗时短
集成技术 0.25μs~65nm 0.25μs~90nm 0.25μs ~90nm
可重构性 不可重构 可重构 不可重构

HardCopy技术是一种全新的SOC级ASIC设计解决方案，即将专用的硅片设计和FPGA至HardCopy自动迁移过程结合在一起的技术，首先利用Quartus II将系统模型成功实现于HardCopy FPGA上，然后帮助设计者把可编程解决方案无缝地迁移到低成本的ASIC上的实现方案。这样，HardCopy器件就把大容量FPGA的灵活性和ASIC的市场优势结合起来，实现对于有较大批量要求并对成本敏感的电子系统产品上。从而避开了直接设计ASIC的困难，而从原型设计提升至产品制造，通过FPGA的设计十分容易地移植到HardCopy器件上，达到降低成本，加快面市周期的目的。HardCopy器件（如HardCopy Stratix系列、Excalibur系列FPGA）避免了ASIC的风险，它采用FPGA的专有迁移技术。其HardCopy ASIC是直接在Altera PLD体系之上构建的，采用有效利用面积“逻辑单元海”内核。本质上，HardCopy器件是FPGA的精确复制，剔除了可编程性，专用配置和采用金属互连使用的走线。这样，器件的硅片面积就更小，成本就更低，而且还改善了时序特性。