Verilog语言要素

Verilog HDL 中的标识符 (identifier) 可以是任意一组字母、数字、 $ 符号和 _( 下划线 ) 符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：

Count
COUNT // 与 Count 不同。
_R1_D2
R56_68
FIVE$

转义标识符 (escaped identifier ) 可以在一条标识符中包含任何可打印字符。转义标识符以 ( 反斜线 ) 符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符）。下面例举了几个转义标识符：

7400
.*.$
{******}
~Q
OutGate 与 OutGate 相同。

最后这个例子解释了在一条转义标识符中，反斜线和结束空格并不是转义标识符的一部分。也就是说，标识符 OutGate 和标识符 OutGate 恒等。
Verilog HDL 定义了一系列保留字，叫做关键词，它仅用于某些上下文中。 附录 A 列出了语言中的所有保留字。注意只有小写的关键词才是保留字。例如，标识符 always( 这是个关键词 ) 与标识符 ALWAYS( 非关键词 ) 是不同的。
　　 另外，转义标识符与关键词并不完全相同。标识符 initial 与标识符 initial （这是个关键词）不同。注意这一约定与那些转义标识符不同。

注释

　　 在 Verilog HDL 中有两种形式的注释。

/* 第一种形式 : 可以扩展至
多行 */

// 第二种形式 : 在本行结束。

格式

Verilog HDL 区分大小写。也就是说大小写不同的标识符是不同的。此外， Verilog HDL 是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。

initial begin Top = 3' b001; #2 Top = 3' b011; end

和下面的指令一样 :

initial
begin
Top = 3' b001;
#2 Top = 3' b011;
end

系统任务和函数

　　 以 $ 字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回 0 个或多个值。函数除只能返回一个值以外与任务相同。此外，函数在 0 时刻执行，即不允许延迟，而任务可以带有延迟。

$display (Hi, you have reached LT today);
/* $display 系统任务在新的一行中显示。 */
$time
// 该系统任务返回当前的模拟时间。

　　 系统任务和系统函数在第 10 章中详细讲解。

编译指令

　　 以 ` （反引号）开始的某些标识符是编译器指令。在 Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。完整的标准编译器指令如下 :

* `define, `undef
* `ifdef, `else, `endif
* `default_nettype
* `include
* `resetall
* `timescale
* `unconnected_drive, `nounconnected_drive
* `celldefine, `endcelldefine

define 和 `undef

`define 指令用于文本替换，它很像 C 语言中的 #define 指令，如 :

`define MAX_BUS_SIZE 32
. . .
reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;

一旦 `define 指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的 `define 指令， MAX_BUS_SIZE 能被多个文件使用。
`undef 指令取消前面定义的宏。例如 :

`define WORD 16 // 建立一个文本宏替代。
. . .
wire [ `WORD : 1] Bus;
. . .
`undef WORD
// 在 `undef 编译指令后 , WORD 的宏定义不再有效 .

ifdef 、 `else 和 `endif

　　 这些编译指令用于条件编译，如下所示：

`ifdef WINDOWS
parameter WORD_SIZE = 16
`else
parameter WORD_SIZE = 32
`endif

　　 在编译过程中，如果已定义了名字为 WINDOWS 的文本宏，就选择第一种参数声明，否则选择第二种参数说明。
`else 程序指令对于 `ifdef 指令是可选的。

default_nettype

　　 该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。

`default_nettype wand

　　 该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中没有说明的连线，那么该线网被假定为线与类型。

include

`include 编译器指令用于嵌入内嵌文件的内容。文件既可以用相对路径名定义，也可以用全路径名定义 , 例如 :

`include . . / . . /primitives.v

　　 编译时，这一行由文件 “../../primitives.v” 的内容替代。

resetall

　　 该编译器指令将所有的编译指令重新设置为缺省值。
`resetall
例如，该指令使得缺省连线类型为线网类型。

timescale

　　 在 Verilog HDL 模型中，所有时延都用单位时间表述。使用 `timescale 编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。 `timescale 编译器指令格式为：

`timescale time_unit / time_precision
time_unit 和 time_precision 由值 1 、 10 、和 100 以及单位 s 、 ms 、 us 、 ns 、 ps 和 fs 组成。例如：
`timescale 1ns/100ps