基于SoC的发展测试设备进入芯片领域

复杂 IC 不仅吸引了更多系统，而且还吞食着设计者用于建立、评估与校准芯片的测试设备。芯片设计者正开始在自己的复杂 IC上设计测试与测量仪器。在IC中设计测试仪器的潮流开始于CPU核心与总线的数字调试硬件。现在，设计者也在高速I/O块中建立分析仪器。设计者正在高频芯片的内部作业中集成更复杂的模拟与RF测试仪器，如读取通道IC。

　　 这只是尺度问题。随着系统级 IC 越来越大而复杂，它们也逐渐无法观察与激励。通过打线焊盘甚至探针都无法达到内部的节点。信号电压很小，噪声阈值极微，驱动强度可以忽略不计。当关键电路达到千兆频率时，已不可能在物理上获得片上信号的精确表述，即使可以用探针探到电路。

　　 而需求仍然存在。芯片设计者在建立硅片时必须能够观察和激励 SoC（系统单芯片）中的各个独立块。制造测试工程师必须能够在价格合理的测试设备上建立快速的测试程序。芯片设计者也必须创建自动校准程序，以补偿芯片使用时关键电路的工艺、电压、温度、阻抗和噪声变化。唯一可行的选择是将测试与测量仪器（包括通常建立实验室所需要的逻辑分析仪、总线分析仪、通信测试仪与示波器等）移到芯片自身上面。

　　 现在这种选择已成为现实。其开端也许要算 CPU 核心中内建的调试功能，并扩张到总线诊断块和内置自检逻辑块，今天的片上仪器正在扩展到高速收发器和 RF 电路。今后可能会看到，用于特性描述与校准的片上模拟仪器将例行公事地成为模拟设计的一部分（见附文“MEMS 加速度计也需要测试仪器”）。

起始于CPU

　　 在一片 CPU 中建立调试硬件的概念至少可以回溯到 IBM 360 架构。但将更复杂 CPU 核心装入较小片芯中的竞赛意味着在 SoC 设计的早期不可能实现这一概念。它的重新出现是因为需求。

　　 ARM 的 CoreInsight 调试计划总经理 William Orme 说：“随着处理器复杂性与频率的增长，由于过于困难，已经不能用外电路控制核心。设计者拒绝在核心区增加调试成分，但它成为了核心区与努力之间的一种折衷。最终，核心内的调试在 SoC 总成本中变得有性价比。于是，它成为了一种强制措施。”

　　 在这一发展中，基本技术没有变化。设计者只需要将 CPU 核心置于一种已知状态，开始运行，观察并记录状态顺序，当感兴趣的事情发生时将核心停止。集成在核心中的硬件可以完成所有这些事情，对正常运行的能耗与性能基本没有影响。

　　 但随着 SoC 的发展，CPU 核心不再是唯一的问题。从 CPU 向四面八方伸长开去的总线（宽、高速、分段和多层）也变得无法观测。于是，ARM 和其它互连 IP（知识产权）供应商在互连架构中建立了调试电路，就像他们在 CPU 中做的那样。

　　 Orme 说：“在一个 AHB（先进高速总线）的多级互连中，设计者需要监控互连处于何种级别上：源、目标，以及每个事务的内容。这个过程需要从片芯内监控。”

　　 当 SoC 从处于总线网络中心的单一 CPU 核心发展成为多处理点同时有效的多核心设计时，情况就变得更为复杂。现在，一个事件可能不再只是核心或总线的状态，而是不同块和电压域中一系列处理器与互连结构的状态序列的复杂结合。Orme 承认，光是这类系统的启动和停止，以及对其实际状态某些端倪的获得都成为一个富于挑战性的问题。

　　 越来越高的复杂性可能将片上调试电路的重点从 CPU 核心转向一种更加系统级的方案。例如，ARM 提供一种交叉触发的开关阵列，试图将 SoC 中不同块的状态信号集合起来。而独立于处理器的调试硬件公司也正在涌现，如 Dafca。

　　 Dafca 工程副总裁 Paul Bradley 说：“设计团队一直试图将 CPU 调试功能与自我设计的片上测试仪器结合起来，建立一种完备的调试策略。但随着 SoC 复杂性的增加，电压与时钟域的激增，并且可重用变得日益重要，设计者需要一种完备的方案，而不只是一些特别设计的组合。”

　　 Dafca 首席执行官 Peter Levin 从其它角度为这种考虑作了补充。他说：“随着复杂性的增加，控制硬件以及分析数据意义所需要的调试软件也在增加复杂性。今天，调试软件的成就至少是设计与集成调试硬件的 10 倍以上。”同样，可重用很关键，从一位专业企业那里获得所有授权看来更加合理。

　　 Dafca 的架构给出了一种有关复杂整芯片调试支持方法的构想。Dafca 与在设计 CPU 或 DSP 核心内的调试硬件一起工作，而不是代替它们。但它会增加“分析仪器”，这是精巧但紧凑的可编程状态机，它可以激励一个块，方法是在一些循环中预清空该块的输入，监控块的输出，以及向一个全局网络报告例外情况。

Bradley 认为：“仪器的部署与应用非常相关。通常情况下，一