内含低噪声可编程增益放大器的24位∑-Δ模数转换器

1 概述

AD1555 是一种过抽样∑-Δ调整器，它内含一个可编程增益放大器（programmable gain amplifier,PGA）可用于低频、大动态范围的测量领域，该器件在技术上采用模拟输入线性输出方式，它与AD1556数字滤波器/抽样器结合使用可构成一款高性能的模数转换器。由于使用了连续时间模拟调制器，因此，它们不需要外部去阶梯滤波器。此外，采用可编程增益前后简化系统的设计方法还扩大了动态范围，减小了电路板的面积。同时低功耗和备用模拟的采用更使得AD1555在电池供电数据采集系统中成为理想的应用选择。

AD1555是一种采用BICMOS器件。它是一种高性能的双极CMOS晶体管组成的模拟器件。AD1555和AD1556分别采用28脚和44脚封装。

2 引脚功能

AD1555和AD1556的引脚排列如图1所示。

AD1555的引脚定义如下：

AGND1（1脚）：模拟地；

PGAOUT（2脚）：可编程增益放大器输出；

+VA：（3，26脚）：模拟电源电压正端，额定值为+5V；

-VA：（4，20，21脚）：模拟电源电压负端，额定值为-5V；

AIN（+）（5脚）：多路复合输入，用于输入PGA多路复合输入的非逆变信号；

AIN（-）（6脚）：多路复合输入，用于输入PGA多路复合输入的逆变信号；

TIN（+）（7脚）：多路复合输入，用于输入PGA多路复合输入的逆变检测信号；

TIN（-）（8脚）：多路复合输入，用于输入PGA多路复合输入的非逆变检测信号；

NC（9脚）：工厂自定义管脚。在正常使用状态下该引脚悬空；

CB0～CB4 （10～14脚）：调整器控制端。这些引脚可用于控制AD1555的多路复合选择、PGA的增益设定以及备用模式。当AD1555和AD1556一起使用时，这些引脚一般直接和AD1556的CB0～CB4输出引脚相连接。CB0～CB2主要用来设定PGA增益或进入备用模式。CB3，CB4主要用来选择 PGA的多路复合输入电压；

MFLG（15脚）：调制器的错误位，有越界信号时为高电平；

DGND（16脚）：数字地；

MDATA（17脚）：调制器的输出口，输出的位流信号在大约0.5个MCLK周期内有效；

MCLK（18脚）：时钟输入信号，约为256Hz，当AD1555处于掉电状态时，MCLK保持不变。

AGND3（22脚）：模拟地，作为REFIN引脚的参考地；

REFCAP1（23脚）：DAC参考滤波器，为调制器提供参考输入，在REFCAP1和AGND3间连接一个22μF的外部钽电容可滤除外部参考噪声；

REFCAP2（24脚）：参考滤波器；

REFIN（25脚）：参考输入；

AGND2（27脚）：模拟地；

MODIN（28脚）：调制器输入，通常直接和PGAOUT相连。

NC（1，21，27，28，33，37脚）：悬空；

PAG0～PGA4（2～6脚）：PGA和多路复合控制输入，在重启或硬件模式时，可用来设定CB0-CB4的逻辑电位和结构寄存器中相应的状态位；

BW0～BW2（7～9脚）：输出率控制端，在重启或硬件模式时可用于设定数字滤波器的抽样率和结构寄存器中的相关状态位；

H/S（10脚）：硬/软件模式选择端口，高电平时为硬件工作模式，低电平时，器件被设置为向结构寄存器的写时序或连续写时序；

VL（11，22，44脚）：数字电源，额定3.36V或5V；

DGND（12，23，24，34脚）：数字地；

SCLK（13脚）：串行数据时钟输入端，可用于使DIN引脚的写信号操作和DOUT引脚的读信号操作同步传输；

DOUT（14脚）：串行数据输出，在读操作的开始时开始输出，在SCLK的上升沿时数据改变，且在SLCK下降沿之前有效；

DRDY（15脚）：数据就绪，输出为高电平时，数据准备进入输出数据寄存器；输出为低电平表示读操作完成；

CS（16脚）：片选端，为低电平时，引脚DIN、DOUT、和SCLK被激活；为电平时，这些引脚无效；

R/W（17脚）：读/写选择，设置为高电平且CS为低电平时，激活读操作；设置为低电平时，可由DIN引脚进行写操作；

RSEL（18脚）：寄存器选择，设置为高电平时，数字寄存器的转换结构由DOUT引脚输出；设置为低电平时，状态寄存器的内容由DOUT引脚输出；

DIN（19脚）：串行数据输入，在读操作时，可由输入转换寄存器向结构寄存器载入，人最高位开始，在SCLK下降沿有效；

ERROR（20脚）：错误标志，输出为低电平时，表示在调制器或数字滤波器中有错误存在，此时状态寄存器ERROR位置1；

RESET（25脚）：滤波器重启，输入高电平时，把状态寄存器的有关错误位清零，并设置结构寄存器中有关硬件引脚的状态位（此操作应在供电状态下进行）；

PWRDN（26脚）：掉电硬件控制，PWRDN为高电平且SLKIN处于第一个下降沿时，处于掉电模式；

SCEL（29脚）：滤波器输入选择，该脚为高电平时，TDATA引脚作为数字滤波器的数据输入；该脚为低电平时，MODATA引脚作为输入；

TDATA（30脚）：