基于DDS的波形发生器设计

0 引 言

随着信息技术的发展及测试对象不断丰富，现代电子系统对波形发生器也提出了更高的要求。传统的模拟信号发生器已经不能满足客观要求，急需能产生用户定义波形的仪器。伴随电子测量技术与计算机技术的紧密结合，一种新的信号发生器――任意波形发生器应运而生，它可产生由用户定义的任意复杂的波形，因而具有广阔的应用发展前景。目前设计波形发生器的方法通常有三种：

(1)传统的直接频率合成技术(DS)。该类方法能实现快速频率变换，具有低相位噪声以及所有方法中最高的工作频率。但由于采用大量的倍频、分频、混频和滤波环节，导致其结构复杂、体积庞大、成本昂贵，而且容易产生过多杂散分量。

(2)锁相环式频率合成器(PLL)。该类技术具有良好窄带跟踪特性，可选择所需频率信号，抑制杂散分量，且省去大量滤波器，有利于集成化和小型化。但由于锁相环本身是个惰性环节，锁定时间较长，因而频率转换时间较长，且由模拟方法合成的正弦波的参数(如幅度、频率和相位等)都难以定量控制。

(3)直接数字式频率合成器(Direct Digital Fre-quency，DDS)。该类方法具有高频率稳定度、高频率分辨率以及极短的频率转换时间。此外，全数字化结构便于集成，输出相位连续，频率、相位和幅度均可实现程控，而且理论上能够实现任意波形。

1 DDS基本原理和特点

1.1 DDS基本原理

直接频率合成技术实际上是通过将存储的波形数据，通过特定算法，经过高速D/A转换器转换成所需要模拟信号的数字合成技术。其基本原理框图如图1所示。

由图1可见，其主要由标准参考频率源、相位累加器、波形存储器、数/模转换器等部分组成。其中，参考频率源一般是一个高稳定的晶体振荡器，其输出信号用于DDS中各部件同步工作。当频率合成器正常工作时，在标准频率参考源的控制下(频率控制字K决定了其相位增量)，相位累加器则不断地对该相位增量进行线性累加，当相位累加器积满量时就会产生一次溢出，从而完成一个周期性的动作，即合成信号的一个频率周期。累加器的输出地址对波形ROM进行寻址，从而把存储在相位累加器中的抽样值转化成对应的正弦波幅度序列。通过高速D/A变换把数字量变成模拟量，经过低通滤波器进一步平滑并滤掉带外杂散，得到所需的波形。

1.2 DDS实现的正弦信号分析

理想DDS的输出频谱就是指不存在相位舍入误差、幅度量化误差和DAC误差时，系统输出的频谱。这时，整个DDS系统就相当于理想的采样保持电路。其输出信号的频谱结构是以Sa(?)函数为包络的一组离散谱线，如图2(所选fc=200 MHz，fo=40 MHz)所示，只在f=nfc±fO=(n±K/2N)fc处存在离散谱线。

2 系统设计

DDS芯片的选择对于方案性能十分关键，除了要考虑其输出带宽外，还要从整个系统的角度出发进行选择。AD公司的芯片一般都具有集成DAC和时钟可倍频的特点。内部集成DAC的方案可以使得整个系统的设计变得极为简便，而且也有很好的性能;可利用时钟可倍频的特点，以降低对晶振的要求。在本方案中，采用AD9854作为DDS的核心芯片，应用AD公司的数字处理器ADSP21065作为主处理器，主要实现对AD9854的控制和置数。

2.1 DDS芯片――AD9854

AD9854数字合成器是AD公司的一款高度集成的DDS器件，其内部集成了双48位频率累加器，双48位相位累加器，正余弦波形表，双12位正交数模转换器，双12位数字倍增器，可编程的基准时钟倍增器以及调制和控制电路，能够在单片机上实现频率调制、相位调制，可编程的幅度调制以及I，Q两路正交调制等多种功能。当AD9854作为一个精确的时钟源时，它能产生高稳定度，频率一相位一幅度均可编程的正弦和余弦输出。其主要特点有：

工作频率高 其工作频率高达300 MHz，其电路结构允许产生频率达到150 MHz的同时正交输出信号。相位截断到17位保证了优良的无杂散信号动态范围(SFDR)。

频率分辨率高 其创新的高速DDS核提供了48位的频率分辨率(当SYSCLK为300 MHz时有1μHz的调节分辨率)。

可编程的基准时钟倍增器 AD9854的可编程的4×～20×的REFCLK倍增器电路在内部从一个低频的外部参考时钟产生300 MHz的系统时钟，节省了用户的花费，减小系统时钟源的难度。

内部集成高性能DAC 两个12 b/300 MHz的DAC使输出信号的信噪比(SNR)满足要求。

简单的高速串、并行数据接口 并行口的数据传输速率达到100 MHz，串行口也有10 MHz的速度，频率转换时间最低能达到10 ns。

多种工作模式 有五种可编程的工作模式：单音调模式、非斜升FSK、斜升FSK、线性调频和BPSK，在使用中可以根据不同的需要