用高性能ADC拓展软件定义无线电应用领域

模拟输入电路只有两种组件可供选择：宽带差分放大器或者平衡-不平衡变压器(要实现最优动态性能，模拟输入必须为差分驱动方式)。由于变压器是无源器件，因此没有任何功耗。输入功率基本等于输出功率，只是在变压器绕组上有轻微损耗。由于变压器是无源器件，因此失真通常小于差分放大器。但是在使用变压器时，难以在维持阻抗与ADC输入匹配的同时控制信道增益。此外，变压器比高性能差分放大器更容易发生增益和相位失配。放大器可以提供高增益(固定和可变的)、直流耦合和ADC输入保护。带有输出箝位功能的放大器对防止过高的模拟输入非常有帮助。在变压器输出端使用快速箝位二极管通常不可行，因为增加的这个电容将使信号带宽和动态性能降低。

ADC12D1800的满量程差分输入电压为0.8V p-p。虽然不会立刻体现出来，但这个相对较小的满量程范围有它潜在的好处。其它超高速ADC依靠较宽的输入VINFSR(>2V p-p)电压来试图获得尽可能高的信噪比。尽管理论上可行，但实际上一个2V p-p的高频信号通过平衡-非平衡变压器或者差分放大器之后很难保持低失真。当信号幅值增加，尤其是信号频率也提高时，幅值与相位匹配将变差。而且幅值越高，谐波和非谐波失真也会越严重。

同样值得注意的是，由于要求的时钟源抖动性能和VIN/VINFSR之比相关，通过使模拟输入低于标称VINFSR来最大化放大器或平衡-非平衡的失真性能，可以补偿高VINFSR值的影响，这将会对时钟源产生更加严格的要求。推荐用LMH6554和LMH6517这两款放大器来驱动ADC12D1X00系列ADC。

表1：LMK时钟产品系列。

　　高速数字数据的采集和处理

ADC12D1X00系列ADC提供一个可被解复用的数据采集时钟(DCLK)，其频率可被降至现有FPGA技术可处理的能力范围之内。ADC12D1800为它的两个通道分别提供了经解复用的数据输出。该ADC将两个连续采样信号同时分别输出到两根12位数据总线上(1:2解复用)。如果该ADC被配置为单通道器件并采用DES(双沿采样)模式，那么采样速率将从1.8GSPS倍增加到3.6GSPS。在这种模式下，四个连续的采样信号可同时分别提供给四根总线上(1:4解复用)。尽管这种将数字输出信号解复用的方法使数据传输速率减少至采样速率的一半，但输出数据位数却变成了原来的两倍。如果需要的话，数据也可以直接以1:1的方式输出。

在3.6GSPS采样速率和1:4解复用模式下，12位的数据将同步输出到一个900MHz的时钟。即使在这个降低的速率下，一些FPGA存储器和锁存器还是无法直接采集该数据，采用DDR DCLK选项将会对此有所帮助。借助这个选项，数据将会在时钟上升沿和下降沿两个时刻输出。虽然DDR信令的数据传输速率保持不变，但时钟频率降低了一半(变为更容易控制的450MHz)。参考设计板(ADC12D1X00RB)上的Virtex-4器件配备了数字时钟管理模块(DCM)，该模块允许时钟信号在器件内部产生，并对输入数据时钟保持锁相。出于调试目的，ADC12D1X00能在四个输出端口提供完全独立于输入信号的测试模式。该ADC是自由运行的，而且测试模式发生器与包括OR+/-端口在内的输出相连。测试模式输出在DES模式和非DES模式下完全相同。每个端口都给出了一个12位的唯一字符，该字符的各位按照数据表中的描述在1和0间变化。

向软件定义无线电架构迁移

软件定义无线电(SDR)的关键特征被定义在数字域，而非模拟域。硬件定义无线电(HDR)的混频、下变频、滤波和其它信号处理绝大部分是用模拟器件完成的，与此相反，软件定义无线电的信号处理基本上是在FPGA或ASIC内部完成的。软件定义无线电具有这样几个优势：更高的灵活性、更低的复杂度、更小的体积和功耗，以及更低的硬件开发和重设计成本。为实现SDR方案，信号的数字化必须在更靠近天线的地方完成。这项技术能让全部期望的信号带在许多应用中不需要复杂、非线性的混频器、本地振荡器和滤波器(IF和基带)就能完成数字化。软件定义无线电在某种形式上已经存在多年，但由于之前ADC技术的限制，软件定义无线电的运用仅仅局限在一小部分只需8位或10位噪声性能的应用领域。

随着这项12位新技术的诞生，许多全新的应用领域终于能够利用软件定义无线电体系架构带来的优势，包括测试仪器(光谱分析仪、数字示波器)、雷达、通信(卫星、微波回程、光链路)、多通道机顶盒(STB)、信号智能和激光雷达(LIDAR)领域。不管应用在以上哪个领域，软件定义无线电技术都将减少元器件总数，削减物料清单成本，降低方案的尺寸和功耗，并提供极大的灵活性和可编程性。通过重用通用模拟前端模块升级设备也可有助于减少未来的研发费用。