DDR SDRAM在高速数据采集系统中的应用

在这种情况下通常采用数据分流的方式进行解决，即把采人FPGA的200 MHz的数据流分成2路100 M的数据流，分别存入相应的FIFO内再以133 MHz的时钟速率读出送DDR进行存储，这样就可以对信号进行完整的存储当然存储过程还要通过DDR的控制模块和FPGA内部自带的1P核的配合才能够完成同理，当处理器发出渎命令时，在DDR控制模块的控制下将DDR内部数据读回FPGA内部，再次通过FIFO进行缓存通常采用40 M的时钟速率将数据送回处理器处理，从DDR写回FPGA的数据流时钟速率为133 M，而从FIFO读}IJ数据的时钟速率为40 M；同样存在着写入FIFO的时钟速率大于读取的时钟速率的现象，但足这里不仔在数据丢火的问题，冈为前端的分流处理已经保证了数据的完整性这里只需对FIFO及DDR进行控制，即对FIFO的使用率做一个控制，当FIFO的使用率大于某一值时，停止从DDR中读取数据；当小于这个值时，继续从DDR中读取数据这样就有足够的数据可进行分析处理，从而重现信号特征

5 结 语

DDR在高速数据采集系统中的应用有很大的实际意义，他提高了系统的可靠性和数据的存储深度，在一定程度上有效地减小了电路设计的尺寸DDR已经被应用于视频采集、内存设计等多个领域其关键技术是DDR时序控制模块的设计