CPLO在电机测速系统中的应用

　　1 引言

　　在大多数情况下，电机的转速是对其进行闭环控制时必不可少的量，由于对电机的控制大多要求检测到的速度必须实时和精确，这就需要测速系统能高速且精确地将速度检测出来。

　　由于CPLD的集成度很高且速度很快，比较容易满足测速系统的要求，同时使系统可靠性比采用通用IC芯片更高。另外，CpLD还具有设计方便、灵活和校验快的特点，并且设计可随时改变。随着CPLD性能和集成度的不断提高，同时成本和价格的不断降低，使其得到日益广泛的应用[1一2]

　　2速度测量原理

　　在传统的电机转速检测中，可以采用测周法(简称T法)和测频法(简称M法)两种方法。

　　测周法是通过测量速度脉冲周期来获得电机转速的方法，适用于测量低的转速;测频法是通过测量速度脉冲频率来获得电机转速的方法，适用于测量高的转速f3l。然而，在电机的旋转过程中，电机的速度范围变化很大，若想准确且实时地检测出电机的转速，需要在测周法和测频法这两种方法间进行切换，为避免这种切换，可采用M/T法。

　　M/T法的原理:给定一个频率较高的定频信号作为标准频率信号Fl，并保证测量的闸门时间为被测速度脉冲信号F2的整数倍，在闸门时间同时对信号Fl和信号FZ进行计数。其原理图如图1所示。

　　在测量过程中，根据电机实际的转速情况设定预置门控信号的高电平时间(预置闸门时间)Tl，在预置门控信号的上升沿到来时，系统并没有开始计数，一直等到信号F2的上升沿到来时，才开始用两个计数器分别对信号Fl和信号F2的脉冲个数进行计数。在预置门控信号的下降沿到来时，计数器继续计数，需等到信号F2的上升沿到来时，才停止计数，同时读取此时两个计数器的计数值。这样，实际的计数闸门时间为几。设信号F1的频率为fl，在兀时间内信号Fl和信号F2的脉冲个数分别为Nl，从，则被测速度信号FZ的频率九可由下式求得:

　　在这种方法下，当速度信号的周期大于预置闸门时间Tl时，相当于采用的是测周法，而当速度信号的周期小于Tl时，则采用的是测频法。所以，根据电机转速的快慢，M/1，法自动完成了T法与M法间的切换。另外，由于计数器总是在速度脉冲信号的上升沿到来时开始或停止计数，这就保证了实际测量的闸门时间为被侧信号的整数倍，从而实现了信号在频率测量范围内的测量精度相等，所以该测量方法同时实现了宽频带和高精度测量的要求。

3基于CpLO的速度测量实现

　　速度测量的电路结构图如图2所示。图2中，在Fl，F2输入端口分别输入标准频率信号Fl和待测的速度脉冲信号F2，计数器1，2分别实现对信号Fl，F2的脉冲个数的计数，锁存器1，2分别实现对计数器l，2计数值的保存。输入端口NP有8位，作为预置闸门时间的设定端口，设其输入值为NP，则预置闸门时间T1为:

　　在电路刚开始工作时，由清零信号CLR对所有计数器、锁存器和D触发器清零。这样，计数器1的计数值NNI的初值为0，故此时NP>NNI，比较器输出为1，但此时Dl触发器的输出F4仍保此初值0，由于F4作用在计数器1，2的使能端，此时计数器没有开始计数，直到信号F2的上升沿到来后，Dl触发器的输出F4才翻转为l，允许两计数器计数。随着计数值的增加，当NNI>NP时，比较器输出等于o，不过此时计数器仍在计数，直到信号F2的又一上升沿到来后，F4二仇计数器停止计数，利用F4的下降沿(邢的上升沿)将此时的计数值NNI，NNZ分别通过锁存器1，2锁存起来。然后利用此时F4=0，经DZ触发器延时到信号F1的上升沿到来后，对计数器l，2清零。延时清零的原因是为了避免锁存器锁存数据与计数器清零同时进行，从而使存储数据出错。但由于延时清零，使实际门控信号的上升沿比速度信号F2的上升沿滞后，滞后时间为信号Fl的一个周期。为使检测结果准确，将计数器1的计数值加1即可。

　　整个电路的仿真结果见图3，仿真时，将NP的值设为60。从仿真结果申可以看出，F4实质上便是实际门控信号，在F4的第1个上升沿，计数器1，2开始计数，计数值的变化情况见NNI和NNZ的波形。在F4的下降沿(同时对应信号F2的上升沿)，锁存器将计数值锁存起来，得到计数值Nl，从，接着对计数器1，2清零。从图中可以看出，从=8，代表在实际阿门时向内，捕获了8个速度脉冲，同时对标准信号脉冲个数的计数值为65_(N1=65)o在下一个速度脉冲信号F2的上升沿到来后，开始第二轮测量，测量过程与第一次相同，不过由于速度信号的改变，使这次的实际闸门时间变短(Nlo62)，而此时记录了19个速度脉冲个数(从=19)。

在设计电路时，需考虑计数器溢出的情况。例如，在电机转速很慢的情况下，两个速度脉冲信号上升沿间的时间间隔较长，这很长，在该段时间内，计