利用ATE集成解决方案应对下一代芯片测试平台需求

一般来说，测试设备占地面积大，功耗大，并产生很大的热量需要及时冷却，自动测试设备的机械结构、功耗以及设备制冷都需要很高的成本。如果能把ATE的多种功能高度集成到一块芯片上，就能大大降低上述成本。通过这种高度集成，还能减少使用的元器件数目、PCB板面积、电源消耗、组装调试成本以及失效率。

典型ATE系统测试程序一般由手动开发或通过CAD工具自动生成，测试程序被装入到ATE系统以下几个部分：

● 向量存储器：用来存储向量数据

● 向量发生器：用来控制高速向量发生

● 时序发生器：用来产生高速精确的时钟边沿

● 波形格式发生器：用来把向量数据和时序信息与一定的波形格式组合起来生成实际的波形

● 错误处理器：用来判断测试中被测芯片的好坏

● 管脚电平发生：用于提供适当的I/O电平

● 电源控制：用于给被测芯片供电

● 其它必要的模拟仪器

现在已经成功研制出了用于ATE的专用芯片以达到最大的集成度和最好的性能。OmNI芯片就是所谓的tester-on-a-chip,它能够提供一个完整数字测试系统的所有功能。Omni包含有向量发生、时序发生、波形格式发生、错误处理器等功能，拥有48个测试通道，另外还有两个依靠某种特殊CMOS实现的功能通道，用于提供精确的电源。

高度集成的挑战

把向量发生的功能集成到一块CMOS芯片上比较容易理解，因为向量发生器能很容易地用Verilog语言来描述，很方便地用数字电路实现并集成到现代CMOS专用集成电路中。比较复杂的是时序基准的实现，它是时序发生电路的基本模块，一般都依靠高精度低抖动和噪声模拟电路来实现。

Sapphire D-10可以应对微处理器、无线基带、显示驱动控制器及低成本消费类混合信号器件的低成本测试的需求。

时序基准的传统实现方法是把电压ramp信号和一个数模转换输入到一个模拟比较器进行比较而产生相应的时间。近年来，业界一般通过DLL和PLL来实现时序基准。以上两种做法都要消耗大量的电源，也很难做到高集成度。把时序基准放到另外一块芯片中也不是可行的方案，因为系统使用的芯片数目将大幅增加，而且不同芯片之间的连线也不易实现，因为每一个时序基准都需要几乎10个数字信号来控制。如果只把向量发生和时序发生设计到一块专用芯片里面，那么该芯片与外部时序基准的连线将很快超过当今倒装芯片封装所能支持的最大管脚数目。

ATE集成解决方案

最好的解决方案就是把模拟时序基准与数字部分集成到同一块芯片当中。这种独特的ATE芯片已被研发出来，它有全面的向量发生功能，包含50个时序发生通道，能够测试存储器和各种数字芯片。每一个时序发生通道能够产生4个驱动沿和4个比较沿，并可以通过软件来控制系统时钟与时序基准的延时。400个时序基准需要非常独特的结构才能达到系统功耗和精度的需要。

Omni芯片所包含的指令存储器大小为2048×512位，它与传统的存储器和数字ATE一样拥有操作数和操作码，还能完全支持匹配跳转、套嵌循环、套嵌子程序调用等功能。指令存储器和定制处理器独立控制着6个40位算法地址计数器。地址计数器被配置为16位X地址、16位Y地址和8位Z地址，并能实时切换。依靠指令存储器的控制，地址计数器能独立地进行加N、减N、装载、求补、保存等不同操作。它还有两个完整的算法数据发生器，为存储器芯片测试提供驱动和比较数据。其输出在被送到测试通道之前要先经过一个拓补倒置存储器，指令存储器和定制处理器还能控制外部向量存储器产生数字、微处理器及SoC芯片测试所需的数字向量。

该芯片中间是向量发生器。这个100MHz数字电路是一个拥有512位指令字的专用处理器，可以满足存储器和数字芯片测试的需要。左边和右边各是25个相同的400MHz测试通道电路，包含了时序、格式、校准以及错误处理等电路模块，可产生400Mbps的数据。每50个测试通道有8个时序基准，以应对400个时序边沿的需要。

每个时序基准都由5位纳秒级、5位皮秒级以及一个用于校准外部偏移的校准存储器构成。通道时序系统的数字电路系统决定了电路触发和7位延时数值，延时数值就是128×10校准RAM的地址，校准RAM输出的10位数据用来选择产生所需延时最好的纳秒级和皮秒级组合。校准过程中，所有的纳秒级和皮秒级实际延时单元都将被测量和分析，用于决定最好的延时产生方案。这些方案被存储到同一块板上的Flash存储器里面，每次上电时都被会装载到校准存储。校准存储器的另一个优点是大块数字电路产生的周期性噪声(比如时钟树)能在校准过程中减少。

高度集成ATE硬件结构可成功应对下一代芯片测试对测试平台的需求。直到现在，功能和性