SOC的可测试性设计策略

，如果专用数字逻辑门数庞大时，还是应采用传统的并行方式，或者应用PBIST，OPMISR， EDT等技术。各种BIST模块和JTAG结合后，不再需要直接与ATE相连，自然也减少了测试管脚数，各BIST模块测试所需初始化数据也可由JTAG来提供。

4 结语

今天的SOC设计在测试方面所花的时间和费用可能要比实际功能电路开发更多，导致产品成本升高，甚至丧失商机。要使新的IC设计具有全面可测试性的唯一途径就是开展早期RTL可测试性分析，并综合运用内部扫描、BIST、边界扫描技术以及其他新的DFT技术，以提高测试的故障覆盖率，缩短设计周期，加快产品的上市速度。