SOC的可测试性设计策略

试响应的特征值。扫描输入和扫描输出可以由边界扫描来提供。

通常微处理器核中除数据通道外还通常包含许多寄存器堆以及RAM单元，这些存储器单元通常采用MBIST方法。而芯核其他部分比如控制部分通常可以采用内部扫描设计，以获得期望的测试覆盖率。因此微处理器核测试是多种测试策略组合在一起的混合测试策略。

2.4 模拟/混合电路核

模拟电路可测试性设计的主要思想是为测试提供对选定节点的访问，可以采用以下技术提高电路的可测试性：插入测试点，如加入电流传感器来观测错误电路引起的错误电流;进行数模/模数转换，通过加入模数转换器和数模转换器，从而实现激励和响应的传播;功能结构重组，通过对电路的功能结构重组，产生区别于正常工作模式的测试模式来观测 [4]。

通过提高模拟电路的可测试性后，也可以采用 ATPG方法和BIST方法。较为典型的模拟电路ATPG方法如利用敏感性分析来产生测试向量的方法 [13]，该方法可以看作是寻找一个输入测试向量，使得正确电路的响应和故障电路的响应数据上相差最大。模拟电路BIST方法通过内置测试信号发生器和特征分析器来实现，有基于振荡器的方法、基于频谱特征分析的方法和基于∑△编码的方法等 [4]。

2.5 第三方IP核

针对诸如CPU，DSP，MPEG这种通用的IP核可以采用DBIST(deterministic logic BIST)的测试方法[3]。这种面向IP核确定性故障模型进行芯片结构改变和测试模块加入的DBIST ，采用高效的ATPG重播种的方法进行测试向量生成。

可以利用基于扫描测试的向量生成DBIST的种子数据。DBIST结构和测试过程数据流向如图2所示。测试时，ATE通过扫描输入的方法送入以阴影寄存器(shadow register)的值来置PRPG的状态，然后PRPG产生一系列的向量(数量由步长决定)，这一系列的向量逐个地通过相位转换电路进一步地扩展到更宽的位数，从而加载到CUT，其响应输出到压缩电路中，然后输入MISR产生一个鉴别码，鉴别码再被串行地送出到外界。在内部IP核测试的过程中，就同时地移入下一个种子的值到阴影寄存器中。接着继续用下一个种子来产生测试向量。

3 SOC的DFT策略

一个上百万/千万门级的SOC设计，设计之初就要在宏观上进行考虑，以得到最优DFT策略。比如嵌入式存储器模块是否需要用片上处理器进行测试还是采用MBIST;处理器内核本身有没有采用内部扫描或者是否带有LBIST，它是否能被整合入总体芯片测试方案;怎样才能使片上专用逻辑取得可以接受的故障覆盖率;是采用全扫描还是部分扫描等。

3.1 边界扫描设计的应用

现在大多数SOC包含模拟信号，一种切实可行的可测试性设计策略是将模拟部分、数字部分和存储器部分分开。为了将测试信号传递给各部分和进行互连测试，边界扫描(IEEE 1149.1和1149.4)是现有的最好解决方案[10] 。

混合信号器件的模拟测试总线(ATB)(IEEE 标准1149.4)体系结构。TAP表示测试访问端口、ATAP表示模拟测试访问端口、ABM表示模拟边界模块、D(DBM)表示数字边界模块、TBIC表示测试总线接口电路。AT1传送模拟激励， AT2将模拟响应发送回ATE。互连中的短路和开路故障很有可能发生在模拟内核和数字内核之间，采用以往的基于IEEE 1149.1边界扫描方案是不能测试这类故障的，并且也无法测试模拟内核，而上述的方案就能很好的解决这些问题。

若SOC边界扫描方案支持INTEST或RUNBIST指令，则边界寄存器必须在芯片上电路的数字部分和模拟部分之间包含接口单元 [10]，如图4所示。这对在INTEST中控制和观察在模拟部分和数字部分之间包含的信号是必须的。图4给出了如何使用INTEST测试模拟内核。在任何时间只有一个模拟管脚可以被激励，也只有一个被观察。INTEST指令断开数字内核并将它用来自边界寄存器的设置图形替换。TBIC、ABM模块和位于数字内核与模拟内核之间的三个边界寄存器单元被用于设置测试。如果要测试的是数字内核，所有标注为D的单元将是有效的，TBIC和 ABM单元将配置成只能从TDI到TDO传送信号。

3.2 TOP层测试解决方案

SOC的TOP层测试解决方案如图5所示。先对存储器、处理器核、模拟/混合电路核、第三方IP核、专用数字逻辑等模块按照上文介绍的DFT方法进行设计。然后用边界扫描(符合IEEE 1149.1和1149.4)的控制器来控制芯片内各个芯核及专用逻辑的测试，采用层次化的测试访问机制来实现对各模块的控制(由边界扫描控制器控制ITCM，再由ITCM对各子层TCM进行控制)。图中省略了LBIST和模拟BIST模块。

内部扫描和JTAG结合以后可以节省测试管脚数，但不再支持原来的各扫描链并行输入输出方式，这样必将使测试向量的扫描移位时间大大延长。所以