生物电阻抗测量系统中弱信号检测技术研究--弱信号检测调理单元设计与实现

这种噪声反映在ADC的信噪比上就形成了如图4.10所示曲线，随着采样频率的提高，时钟抖动对于系统信噪比的影响越来越大，而同一频率时，高的时钟抖动也比低的时钟抖动给系统带来更多的误差。

下表4.5是常用的一些器件，在很多设计中倾向于直接由数字器件（FPGA，MCU，DSP）产生一个时钟来作为ADC的采样时钟，这也是为什么ADC精度总是达不到手册上描述的指标的原因，时钟因素制约了系统性能的提高。

典型的高速ADC使用两个时钟脉冲边沿引起各种各样的内部时间信号，并且可能影响到敏感的时钟占空比。通常，为了维护动态性能特征需要容忍5%时间占空比。

AD9216为每个通道提供分开的时钟输入。最好的方案是两个通道的时钟工作在相同的频率和相位上。两个通道的时钟异步时可能使每个通道转换性能有所下降。在某些应用中，相邻两通道之间存在时钟偏差是可以允许的，AD9216当分开的时钟存在输入偏差时（典型值±1ns）不会有重大性能退化，本系统中的AD9216的每个通道都选择相同频率和相位的时钟。

根据抖动和ADC信噪比的关系：

其中，Tσ表示总抖动，clkσ表示采样时钟的抖动，apertureσ表示ADC的孔径抖动，in f代表输入信号频率。

采样时钟的抖动和信噪比的关系可有下述公式导出：

所以一个高质量的时钟源是保证ADC系统精确的关键。在器件的选择上尤其要关注芯片引入的抖动，因此要得到较高的信噪比就要选用抖动较小的时钟源。下面介绍几种常用的ADC时钟设计方案：

1、直接由单片机/FPGA/DSP等数字器件产生。这种方式中，时钟实际是由这些数字器件外接的晶振经过器件内部的倍频电路或者锁相环电路产生，由于数字器件对时钟抖动并不敏感，故其内部产生的时钟精度并不高，通常的抖动都有几百ps至数ns，在ADC系统中，这种时钟抖动往往会极大制约系统信噪比的提高；

2、由锁相环系统产生，锁相环系统自身是一个反馈系统，故在产生高频信号上有自身的优势：频率飘移小、频谱纯度高。锁相环的时钟精度是由一系列器件：PLL、VCO、环路滤波器等共同决定的，只有整体设计全部达到要求，锁相环才能实现高精度的时钟输出，这就对电路设计提出了很高要求，也会增加调试和维护的难度；

3、由专用时钟芯片产生。专用时钟芯片通常是把锁相环、VCO、环路滤波等电路集中在一个芯片内，通过简单的数字控制信号就可以产生各种不同频率的时钟信号。该器件既有数字电路的控制简单，调试方便的特性，又有锁相环电路高精度，低抖动的优点。

比较上述三种方案，本系统采用方案3.由于AD9216的时钟输入为80M的单端COMS电平时钟，且一共需要三个这样的时钟，考虑到前面高速DA需要一个500M的LVPECL电平时钟，故系统时钟采用AD公司的ICS8430，该芯片结构如图4.11所示：

4.3.2时钟电路设计

ICS8430是一款集成高频时钟发生器，它具有非常低的相位噪声，锁相环部分的VCO片内频率变化范围为1.75G到2.25G，输出部分拥有四路LVPECL时钟扇出，并且输出频率范围50Mhz~1.6Ghz可调；另外还有四路LVDS时钟扇出，其输出频率范围25Mhz~800Mhz可调，这四路LVDS时钟扇出还可以根据用户需要设置为八路CMOS时钟扇出并且相位可调。下面为ICS8430设计方面的一些考虑：

（1）ICS8430的供电滤波设计

作为高速模拟电路，电源供应的稳定性关系到系统的噪声性能。ICS8430提供独立的电源以隔离内部锁相环输出产生高速的开关噪声，VS、VS_LVPECL以及VCP必须单独通过过孔连接到电源层，并且在每个电源脚上都要加入旁路电容，为了获得最佳的时钟抖动特性，电源需要相互隔离，一个10欧姆的电阻以及一个10uF和0.01uF的旁路电容构成了一个电源滤波电路，连接到每个电源脚上，10欧的电阻可以被磁珠所替代；

（2）ICS8430时钟输入接口

ICS8430可以灵活的选择参考时钟输入形式，用户可以选择差分输入同时也可以选择单端时钟作为PLL的参考时钟输入，输入时钟的频率范围为20M~250MHz.不论是差分时钟还是单端时钟都具备自偏置，容易实现交流耦合[7]。在本系统中将采用单端时钟模式，在此种模式下的正弦波或方波形式的时钟可以通过直流耦合或交流耦合方式输入，在此选择频率20MHz的晶振作为时钟参考源，在晶振两端接并联电容到地。

（3）时钟输出端接方法

ICS8430提供三种电平输出形式：LVPECL、LVDS和CMOS.OUT3~OUT0是LVPECL电平的差分输出时钟；OUT7~OUT4是LVDS/CMOS电平的时钟输出，这些时钟可以配置成差分输出的LVDS电平或者单端的CMOS电平。

LVPECL时钟的幅度范围在400mV~960mV之间可设置，LVPECL输出拥有专门的供电电源VS_LVPECL，因此和其他电源分开以避免引入噪声，并且电源电压可以选择在2.5V~3.3V之间，以满足用户不同的需求，本系统选择3.3V的电源电压。

时钟电路设计最终设计如图4.12所示。