基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真

2．2 对AD时钟信号的反射仿真与分析
仿真主要基于IBIS模型，它是用于描述I／O缓冲信息特性的模型，它可以将一个输出输入端口的行为描述分解为一系列的简单的功能模块，由这些简单的功能模块就可以建立起完整的IBIS模型。本应用系统时钟是由FPGA软件倍频后经由时钟缓冲器件分配到ADC，DAC网络的。提取的由FPGA锁相环到时钟缓冲芯片的拓扑结构如图3所示。
对其SI仿真如图4所示。

由图4可知，由于合理的布局布线，高频差分时钟信号经过传输线时信号发生的变化极小，保持了较好的质量。
2．3 对AD数据信号的仿真分析
对ADC通道A第0位的SI仿真如图5所示。

如图6所示，采用端接电阻后数据波形质量明显提升，端接能有效解决阻抗不匹配所引起的反射问题。