基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真

摘要：信号完整性问题已成为当今高速PCB设计的一大挑战，传统的设计方法无法实现较高的一次设计成功率，急需基于EDA软件进行SI仿真辅助设计的方法以解决此问题。在此主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法，并基于IBIS模型，采用Ca-dence_Allegro软件的Specctraquest和Sigxp组件工具对设计的高速14位ADC／DAC应用系统实例进行了SI仿真与分析，验证了常见SI问题解决方法的正确性。
关键词：高速PCB设计；信号完整性；反射；串扰；时序；SI分析及仿真

0 引言
随着半导体工艺的迅猛发展以及人们对信息高速化、宽带化的需求，高速PCB设计已经成为电子产品研制的一个重要环节，信号完整性(Signal Integrity，SI)问题(包括反射、串扰、定时等)也逐渐发展成为高速PCB设计中难以避免的难题，若不能较好地解决信号完整性设计问题，将有可能造成高速PCB设计的致命错误，浪费财力物力，延长开发周期，降低生产效率。
当今较主流的高速PCB设计基于SI仿真，在设计过程中融入SI分析与仿真指导设计优化，能较好地解决SI问题，产品首次成功率较传统设计方法显著提高。目前主流的高速PCB设计EDA工具如Mentor公司的PADS，Cadence公司的Allegro SPB系列都支持SI仿真，且功能强大，为基于SI的高速PCB设计提供了有利条件。对于高速PCB设计者来说，熟悉SI问题的基础理论知识，熟练掌握SI分析及仿真方法，灵活设计信号完整性问题的解决方案具有非常重要的意义。
本文主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法，并基于IBIS模型，采用Cadence_Allegro软件的Specc-traquest和Sigxp组件工具对设计的高速14位ADC／DAC应用系统实例进行了SI仿真与分析，验证了常见SI问题解决方法的正确性。

1 常见信号完整性问题及解决方法
1．1 常见信号完整性问题
信号完整性(Signal Integrity)是指信号未受到损伤的一种状态，它表示信号质量和信号传输后仍保持正确的功能特性。从广义上讲，是指高速产品中由互连引起的所有问题，通过时序、噪声、电磁干扰(ENI)3种形式影响高速信号的质量，常见的SI问题包括反射、串扰、延迟、振铃、地弹、开关噪声、电源反弹、衰减等，解决信号完整性问题的关键在于对互连线阻抗的认识，很多SI问题都与互连阻抗有关，下文将从互连线阻抗的角度描述反射、串扰、定时问题。
1．2 反射
反射问题反映的是由单个网络的信号质量，与单个网络的信号路径及信号返回路径的物理特性有关。信号沿单个网络传播时，感受到互连线的瞬态阻抗变化。若信号感受到的互连阻抗保持不变，则保持不失真；若信号感受到互连的阻抗发生变化，信号在变化处产生反射，则产生失真。引致互连阻抗发生变化的主要因素有线宽变化、层转换、返回平面间隙、接插件、分支线、T型线或桩线、网络末端。
信号反射、过冲、振铃现象都是由阻抗突变引起的。反射的信号量由瞬态阻抗的变化量决定，将单个网络由突变点划分为入射前区域1、入射后区域2，两区域瞬态阻抗分别为Z1，Z2，则反射信号与入射信号幅度之比为：

式中：Vrefelect为反射电压；Vincindent为入射电压；ρ为反射系数。由式(1)可见，若要减小反射，则需减小ρ。具体的方法为：使用可控阻抗互连线；传输线末端终端匹配；采用对多分支结构不敏感的布线拓扑结构；最小化传输线几何不连续。对于点对点拓扑，常采用端接(即控制传输线一端或两端的阻抗)的方法减小反射。主要端接方法示意如图1所示。

如图1所示，源端端接主要采用串行端接，远(负载)端主要采用并行端接、戴维南端接、RC端接。由于并行端接的电流消耗大，戴维南端接的直流功耗大，RC端接的开关速度低等缺点，最为广泛使用的是源端串联电阻端接的方式，实际设计中需根据情况选择使用。

1．3 串扰
串扰发生在两个相邻的网络之间，若一个网络发生动态变化，将会通过场的作用将噪声耦合到与其相邻的静态网络上，从而影响其信号质量。信号传播时的信号路径与返回路径存在边缘场，会产生容性耦合与感性耦合，称为互容和互感。当一个网络发生动态变化时，通过边缘场的作用，容性、感性耦合电流对相邻网络造成影响。开关噪声、地弹都是由串扰引起的。串扰分为近端串扰(NEXT)与远端串扰(FEXT)，近端接近源端而远端远离源端。NEXT与FEXT幅值分别如式(2)，式(3)：


式中：Vb静态线后向噪声电压；Va1为动态线上信号电压；kb为后向串扰系数；Vf为静态线远端电压；Va2为信号线电压；k1为远端耦合系数；为两条线耦合区的长度；RT为上升时间；CmL，CL，LmL，LL分别为单位长度互容、电容、互感、电感。由式(2)，式(3)可知，减小NEXT的主要方法是减小CmL，LmL，通过加大网络间的距离可以做到这一点。减小FEXT的主要方法是增加RT，减小L，加大网络间的距离。减小串扰会增加系统成本，需要折中才能在保证信号完整性的基础上实现成本最节省化。
1．4 定时
集成电路只能按规定的时序接收数据，过长的信号延迟可能导致时序违背和功能混乱。当系统时钟很高时，信号在器件间的传输时间以及同步准备时间都缩短了，驱动过载、走线过长都会引起延时。高速电路要求在很短的时间内满足各种门延时，包括建立时间、保持时间、线延时等，而且在高速PCB中，传输线上的分布电容、分布电感都会对信号的数字切换产生延时，影响数字电路的建立和保持时间，延时过长可能会导致集成电路无法正确判断数据。常见的时序系统分为普通时序系统和源同步时序系统2类，本文主要介绍普通时序系统的时序问题。所谓普通时序系统(公共时钟时序系统)就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供的，其主要限制条件如式(4)，
式(5)：

式中：Ts,t，Th,t分别为建立时间与保持时间；Ts,m与Th.m分别为建立时间裕量与保持时间裕量；Tc为时钟周期；Tp,s为2根CLOCK走线之间的时钟偏移；Tc.s为时钟驱动器(PLL)的2个时钟输出之间的偏移；Tj为前后两个时钟周期之间的误差；Tc,d为驱动器内部的延时；Tf,d为驱动器到接收端之间的数据线飞行时间。对于任何普通时钟控制系统，如果能保证正常工作，就必须使建立时间裕量和保持时间裕量都至少大于零，即Ts,m>T0,Th,m>0。

2 基于Cadence_Allegro的仿真结果及分析
2．1 高速14位ADC／DAC应用系统简介
如图2所示，该应用系统可做ADC／DAC芯片验证，基于Cyclone2系列的FPGA，可实现DDC，DDS功能。实际应用中待测ADC选用Linear公司14位105 MS／s的芯片LTC2284，DAC芯片采用AD公司14位、210 MSPS的芯片AD9783，系统PCB设计如图2所示。