低功耗制造测试技术

少的关注位没被测试到。

在理解低功率填充功能如何工作之后，就很容易了解为什么各模块要拥有自己的压缩电路。如果压缩是“平坦的”(指单个解压器/压缩器被嵌在各模块的顶层而不是里面)，那么解压器输出就可以分别输入到所有模块上的扫描链。被测模块的关注位因而无需被扫描进所有的其它模块，并导致大量的逻辑状态转换。相反，将压缩电路嵌入到模块中会使到各模块扫描链的输出受到限制，从而形成了在移位操作时无法通过的关注位“边界”。将压缩逻辑嵌入进设计物理层里还有进一步的好处，即可以减少布线拥塞，最终减少压缩的面积开销成本。

通过时钟域反映功率预算

虽然物理模块内的嵌入式压缩有助于减少布线拥塞，但本节介绍的技术无需通过分割设计以反映功率预算。相反，可以使用TetraMAX中独特的功能将触发器开关动作预算规定为ATPG制约。

在该种情况下假设设计具备足够多的时钟，因而单个时钟不能控制足够的电路以超出功率预算。该工具试图在捕获模式下只启动某些时钟来满足功率制约。剩余时钟在捕获模式中不工作，在移位操作结束时保持其状态。这意味着这些范围(逻辑网络或时钟网络)内没有开关动作，低功率填充的好处仅限于降低扫描移位期间的平均功率。需要注意的是，ATPG必须完全控制所有的时钟(外部时钟或PLL产生的时钟由一个或多个片上时钟控制器所管理)。

图5所示设计具有受ATPG控制的7个时钟域。值得注意的是，用于压缩的物理模块的分割不需与时钟域一致，以确保测试期间的低功率操作。设计中的所有触发器共享相同的扫描启动，从而使得所有的故障包括域间故障能一次性地被ATPG发现。这种简单、高度自动化的流程可以产生紧凑格式的低功率向量集。

图5：具有7个时钟域的设计。

本文小结

本文介绍了制造测试过程中引入的动态功耗如何反过来影响被测器件的性能。测试中过高的峰值功耗会增加延迟并导致不可预料的测试结果，而测试期间中过高的平均功率所引起的热问题则会损坏器件。上述两个功率问题如果处理不正确将增加制造商的成本，而使用最先进工艺制造的大规模SoC尤其容易受这些问题的影响。

不仅因为这些设计中使用了大量的触发器，同时还因为需要用更高时间分辨率的实速测试来检测小延迟故障。为了解决这些问题，设计师们正在整合测试自动化的先进成果和DFT方法来创建低功率制造测试。本文重点介绍了两种创新性技术，它们可将开关动作降低到与器件任务模式工作时相当的水平。这两种方法的主要区别在于设计师将功率预算并入DFT过程中的方式。