低功耗制造测试技术

中心议题：

• 动态功耗与测试之间的关系
• 功率管理的重要性
• 功率预算的表示

解决方案：

• 通过设计分割反映功率预算
• 通过时钟域反映功率预算

完全的数字电路测试方法通常能将动态功耗提高到远超出其规范定义的范围。如果功耗足够大，将导致晶圆检测或预老化(pre-burn-in)封装测试失效，而这需要花大量的时间和精力去调试。当在角落条件(corner conditions)下测试超大规模SoC时这个问题尤其突出，甚至会使生产线上出现不必要的良率损失，并最终减少制造商的毛利。避免测试功耗问题的最佳途径是在可测试性设计(DFT)过程中结合可感测功率的测试技术。本文将首先介绍动态功耗与测试之间的关系，以说明为何功率管理现在比以往任何时候都迫切；然后介绍两种独特的DFT技术，它们利用了ATPG技术的优点，以自动生成低功率制造性测试。

测试功率

扫描ATPG算法的优化可减少向量的数量，这意味着各向量都尽可能地提高了失效覆盖率。扫描向量(scan pattern)中用于设置和传播目标失效的位被称为关注位(care bits)，剩余的位则随机填充，以检测关注位无法明确指定的其它失效。各扫描向量中的关注位和随机填充位都会引起逻辑状态的转变，从而对器件的寄生电容进行充放电。这种现象将导致电路在正常工作条件下消耗的动态功率有所增加。

会影响器件测试的动态功耗有两种：峰值功率和平均功率。峰值功率，有时也称为“瞬时功率”，是在很短时间内(例如系统时钟上升沿/下降沿后紧跟着的时钟周期的一小部分)消耗的功率总和。峰值功率反映了器件中节点开关的活动水平，因此同时从一个逻辑状态切换到另一个状态的节点数量越多，峰值功率就越大。

扫描测试能使器件的峰值功率增至任务模式下向量消耗水平的20倍。显著的开关电流有可能导致轨信号塌陷(rail collapse)噪音的产生：沿着扫描链(scan chain)移位至电路的比特丢失，从而导致测试仪上的向量失配。开关电流通常不至于如此恶劣，但仍会引起轨信号下跌，因为IR-drop沿电源轨增加的同时也导入了电路延迟。在某些情况下，扫描数据可能无法到达扫描链中的下一级电路，从而导致测试程序失效。移位模式下的轨信号下跌一般可通过充分地降低扫描移位频率来解决，因为这样能让扫描信号在角落条件下有足够的时间满足移位循环定时。然而，降低扫描移位频率会延长测试仪的测试时间，因此增加了批量生产时的测试成本。

即使向量被成功扫描，但在发送/捕获时序(以下称为“捕获模式”)中的峰值功率也会引起足够大的IR-drop延迟，并导致逻辑值在捕获窗口未能正确转换以及器件在该向量下的失效。虽然这个问题与stuck-at和转换延迟测试都有关系，但在与延迟有关的实速测试向量中更加常见。在捕获模式下的IR-drop问题以及在移位模式下的电源轨垂落问题可以通过电源轨系统的冗余设计解决，这种设计方法可以适应扫描测试中增加的开关活动量。不过增加电源和地轨的宽度会增加电路面积，如果有更好的方法控制峰值测试功率就最好不要用这种方法。

平均功率是在多个时钟周期内平均的功耗，例如在扫描输出上一向量响应的同时而将单个激励向量扫描进设计所需的成千上万个周期。扫描测试可将器件中的平均功率提高到任务模式向量时的2-5倍。过高的平均测试功率将在裸片上产生诸如“热区”等热问题，进而损坏器件。因为平均功率直接正比于频率，因此可以在扫描移位期间选择足够低的移位频率对平均功率进行控制以避免该问题。如上所述，降低扫描移位频率也可能导致更高的测试成本。

平均测试功率在测试仪上相对容易管理，因此目前大多数与功率相关的测试问题来源于过高的峰值功率。在测试过程中，能同时减少峰值功率和平均功率的方法正成为当前半导体和设计自动化产业研究的焦点。

图1：触发器活动

功率管理的重要性

测试过程中的功耗管理正变得越来越重要，因为最新的制造工艺可能使设计制造包含数十万甚至数百万个扫描触发器。大部分触发器会在扫描测试期间同时开关，而这将增加峰值功率，并使前述中的IR-drop延迟剧增。

另外，由于65nm及以下工艺的缺陷密度(defect density)有所提高，产量因而也有所下降。为了补偿产量不足并保持可接受的质量水平，制造商开始转向使用超高分辨率实速测试来检测器件中微小的延迟缺陷。过去，使用标准转换延迟测试无法检测到纳米级缺陷；而使用小延迟缺陷ATPG的增强型定时分辨率测试已被证明能有效地检测出纳米级缺陷。然而，相对标准等速测试方法而言，该技术需要对测试期间产生的峰值电流所引起的附带延迟有更严格的控制。

总之，当更多纳