基于集成计数器的N进制计数器设计与仿真

运行仿真电路，在时钟控制下，数码管U5和U4以2位十进制数方式循环显示00，01，02，…35，00，…，共36种输出状态，本质上是8个计数输出端Q2D～Q2AQ1D～Q1A对应8421BCD码以初态00000000，随着时钟的到来依次加1，直到00110101，00000000，…，循环变化，共36种输出状态。因此，图3电路用74LS160实现了三十六进制加法计数功能。
2．3 基于74LS161的三十六进制加法计数器的设计与仿真(以十进制数方式显示)
计数状态以十进制数方式显示，读数方便，符合多数人的习惯。若无十进制计数器74LS160，用十六进制计数器74LS161也可构成以十进制数方式显示的三十六进制加法计数器，但设计较为复杂。以下介绍一种设计方法。
1)确定级联逻辑：共需要2个74LS161，设低位的74LS161编号为1，高位的74LS161编号为2，采用与图2和图3同样的同步级联方式，即外接脉冲同时接入高、低位2个74LS161的计数脉冲输入端CLK。低位74LS161的计数控制端ENP和ENT都接高电平，即ENP1=ENT1=1，使其工作于计数状态。因为要采用十进制数方式显示，则低位74LS161最大输出状态1SN-1=1S9=Q1DQ1CQ1BQ1A=1001，此时其进位输出RCO1=0，不能用于控制高位74LS161进行计数。高位74LS161的计数控制端ENP和ENT可由低位最大状态的非完成译码控制，即ENP2=ENT2=Q1DQ1A。设初态为全零状态，每来一个时钟，低位74LS161记一次数，状态代码加1，第9个时钟到来后，高位74LS161计数控制端有效，第10个时钟到来，低位74LS161清零的同时，高位74LS161记一次数。
2)低位74LS161的归零逻辑：用同步置数控制端完成清零，则4个并行数据输入端都接低电平，即D1C1B1A1=0000；又1SN-1=1S9=(1001)8421BCD，。
3)整体归零逻辑：设计三十六进制计数器，设初始计数状态显示为00，则最大状态显示为35，可用两个74LS161的异步清零控制端完成整体清零。整体最大状态SN=S36=(00110110)8421BCD，。
4)在仿真平台Multisim中选择2个74LS161，74LS00、74LS04、74LS20各1个，2个5 V电源和地，根据归零逻辑创建仿真电路；
5)时钟电压源V1接入计数脉冲输入端CLK，用带译码的十六进制数码管U6和U7作状态输出的显示器，完整的三十六进制计数器仿真电路如图4所示。

运行仿真电路，在时钟控制下，数码管U7和U6以2位十进制数方式循环显示00，01，02，…35，00，…，共36种输出状态，显示结果与图3电路显示相同。因此，图4电路用74LS161实现了以十进制数方式显示的三十六进制加法计数功能。

3 结束语
计数器具有计数、分频、定时等功能特点，广泛应用于数字测量、控制等数字系统，掌握N进制计数器的设计方法有着理论和实践意义。文中以集成计数器74LS161和74LS160为基础，采用归零法，多方式地实例设计了36进制计数器，设计原理清晰，逻辑严谨；电路简单，易于实现。应用Multisim 10进行电子电路设计和仿真，可用大量丰富的元器件库和实用的虚拟仪器，操作简单，搭建电路方便、快捷，并且修改电路方便．是现代电子设计的有效方法。基于集成计数器的N进制计数器设计方法有推广价值，用非十进制集成计数器设计以十进制数方式显示的N进制计数器有创新性。