便携式功率分析仪设计-----硬件设计（四）

RAM将地址计数器做成一个环行计数器也可以实现，这样就增加了FPGA内部的资源，也使电路复杂化了。

本设计在FPGA中用AHDL语言编写了对FIFO复位及读写总体控制程序，如下：

BEGIN

DEFAULTS

fifo_wclk=gnd;fifo_rclk=gnd;

trig_clr=vcc;fifo_/wen=vcc;

fifo_/ren=vcc;fifo_/reset=vcc; //控制器默认状态，FIFO读写无效

END DEFAULTS;

IF workstate==0 THEN //通道采集关闭

fifo_/wen=vcc; //关闭FIFO写使能

……//FIFO读时钟由ARM提供

ELSIF (workstate==1) THEN //通道采集开启

fifo_/ren=gnd;

fifo_/wen=gnd; //FIFO读写使能同时有效

……

由程序可见，当workstate=0时，可由程序控制对FIFO进行复位，或者FIFO不复位，但是此时可对FIFO进行读操作。一般开始新一轮的采数之前要对FIFO进行一次复位，以确保FIFO的状态正常且为空。当FIFO存满后，也要用到此状态将FIFO中的数据读出。当workstate=1时，FIFO读写均使能：一般在采数阶段要用workstate=1状态。本设计在FPGA中对FIFO复位及读写的触发控制采用了两种模式：

一种为自动触发模式，即，当调整数字触发电路的触发电平使其低于采样信号最大值，且高于其最小值时(既数字触发器触发时)，液晶屏显示信号波形由触发电平所在位置附近启始，保持显示信号的稳定;当不触发时，则不对FIFO存储数据加以限制。实现方法如上图以及数字触发电路原理图所示，在FIFO清空控制端加入一个trig_fifo控制信号并将其与正常FIFO清空控制信号相或，trig_fifo信号由数字触发电路产生，信号特点是在触发出现时产生短暂的低电平，用于对FIFO清空数据，使FIFO在触发到来后，其内部只保留触发点之后的数据。

另一种为正常触发方式，即，首先在触发信号到来前FIFO存储一段触发前的数据并不断刷新，等待触发信号到来，这既是预触发。触发信号到来后FIFO停止刷新前端预触发数据，直接存储采样数据;当触发信号没到来是系统则一直等待触发。如下：

if (clk'event and clk='1') then

if fifodepth >=0010000000 and trig ='0' then

cntrl='1';

elsif fifodepth >=0010000000 and trig ='1' then

cntrl='0';

else

cntrl='0';

end if;

……

程序中，cntrl信号是读时钟控制信号。当cntrl=0时，控制关闭FIFO读时钟，当cntrl=1时，FIFO的读写时钟相同。由程序可以看出，FIFO首先直接写入128个数据(暂定为FIFO深度的10%)，此时FIFO读时钟关闭;当FIFO写入数据达到或超过128个时，打开读时钟，此时FIFO中存入一个数的同时也读出一个数，FIFO已存入的128个数据将不断被刷新;若信号已经触发时，这时FIFO没有读时钟，只有写时钟，也就是说FIFO处于只写的状态，进行数据存储。这样就实现了预触发。

当被采样信号为连续波信号时，自动触发模式能够很好的稳定显示的波形，方便用户观察，但是由于自动触发时FIFO里存储的只能是触发之后的数据，加之各个模块的延时导致不能显示出触发时刻以及触发之前一段时间的数据，当被测信号是窄脉冲信号时将由于不能完整显示脉冲信号，而使用户不能了解被测信号的全部特征，而且当脉冲信号宽度较窄时，可能因触发到FIFO存储控制信号的延时导致脉冲信号数据无法被FIFO存储。所以在被测信号是窄脉冲信号的，应使用正常触发方式，利用预触发，保证触发时刻的信号数据能够显示出来。

3.4.4时基电路的实现

时基电路是显示示波部分的重要组成部分，它的作用主要是提供AD的采样时钟和FIFO的写时钟。

系统源时钟是由外部晶振提供的标准20MHz频率信号。由于250MHz时钟直接分频产生200MHz时钟将较为繁琐，所以我们利用ALTPLL锁相环模块，分别产生250MHz，200MHz频率信号。将200MHz时钟经过由四个74390和两个T触发器构成的二分频、四分频器组成的分频网络产生所需要的AD采样频率和FIFO写时钟。在功率分析仪的控制面板上有一个时基控制按钮sec/div，不同的时基档位下对应着不同的采样频率。每选择不同的时基档位时，时钟选择信号clk_s0～clk_s3就会输出不同的值以选择与档位相应的采样时钟;当时基控制设置在最高采样率时选择250MHz采样时钟。具体的时基档位与采样时钟以及每个档位下存储深度的对应关系如表3-1.