低通滤波器之VLS架构的设计与实现

輸入腳位名稱

功能說明

大小(bits)

CLK

時脈週期。

1

RSTn

重設，0代表重設;1代表不動作。

1

DIN

接收輸入資料。

24

DINEn

控制輸入資料的致能；0 代表致能。

1

HS

當資料為圖片每行的開頭之前或結尾之後則1;否則0。

1

VS

當資料為圖片的開頭之前或結尾之後則1；否則0。

1

輸出腳位名稱

功能說明

大小(bits)

DOUT

傳送輸出資料。

24

DOUTEn

控制輸出資料的致能；0 代表致能。

1

輸入腳位名稱

功能說明

大小(bits)

CLK

時脈週期。

1

RSTn

重設，0代表重設;1代表不動作。

1

HS

當資料為圖片每行的開頭之前或結尾之後則1;否則0。

1

VS

當資料為圖片的開頭之前(或結尾之後)則1；否則0。

1

DINEn

控制輸入資料的致能；0 代表致能。

1

DIN_1

從SRAM讀進的偶數列資料。

16

DIN_2

從SRAM讀進的奇數列資料。

16

DIN_3

從掃描列讀進的資料。

16

輸出腳位名稱

功能說明

大小(bits)

DOUTEn

控制輸出資料的致能；0 代表致能。

1

DOUT_1

僅含有Y且送到Processer的資料。

8

DOUT_2

僅含有Y且送到Processer的資料。

8

DOUT_3

僅含有Y且送到Processer的資料。

8

DOUT_4

僅含有U的資料。

8

DOUT_5

僅含有V的資料。

8

C_EVEN

0代表掃瞄列為偶數列；1則為奇數列。

13.1.2記憶體

我們把偶數列跟奇數列的資料分別儲存於不同的記憶體中。先使用Memory Generate 呼叫出 single port的SRAM，然後與控制讀寫電路組合成如圖3.5所示之記憶體，偶數列與奇數列的記憶體架構一樣，只有控制讀寫電路略有不同。

表3.3

本章開頭提到為了節省記憶體空間，因此在存入資料時，並非將原始的資料直接存入，而是只取YU或者是YV，加上一次儲存兩行的資料，所以輸入及輸出資料為32位元。

3.1.3 計算處理器

計算處理器的主要功能是要處理對Y做加權函數的計算。DIN_1與DIN_3的加權值為1，而DIN_2的加權值為2。

整理出計算處理器規格如表3.4。

表3.4

第四章 硬體的設計

本章開始設計濾波器內部的各個部份，說明如下。

4.1 邊界處理器

在設計邊界處理器之前，我們必須先考慮週期性對稱延伸的幾種情況。包括有上下週期性對稱延伸、左右週期性對稱延伸，最後一種則是兩個情況同時發生的時候。

先考慮上下週期性對稱延伸，發生在指定像素為第一列或是最後一列之任意像素。左右週期性對稱延伸，則是發生在指定像素為第一行或是最後一行之任意像素。而兩種情況會同時發生在指定像素為圖片的四個端點時。

4.1.1 上下週期性對稱延伸

要解決上下週期性對稱延伸之問題，只要在指定像素為第一列及最後一列時，將DIN_1複製到DIN_3或是將DIN_3複製到DIN_1。在上邊界時，必須要等到掃描到第二列才能複製;下邊界時，則直接複製從記憶體讀出的資料。

4.1.2 左右週期性對稱延伸

與上下週期性對稱延伸之問題類似，因此解決方法也類似，只要將所讀入的資料貼到左側或右側即可。在左邊界時，必須要等到掃描到第二行像