采用0.13微米CMOS工艺制造的单芯片UMTS W-CDMA多频段收发器

2R网络即可实现上述精确度。在解调器的后面，采用一个六阶Chebychev型跳耦结构滤波器(带面向I/Q基带接口的差分信号)进行抗锯齿失真和信道隔离处理。可通过软件编程方式激活附加的2.7MHz陷波器，从而满足UMTS频段II和III的要求。整个滤波器得到了优化，最大振幅误差为±0.5 dB，相位畸变不超过±3o。在接收器初始化期间，滤波器的2.275MHz的拐角频率被校准，结果使整个采样和温度范围的偏差仅为5%。基带滤波器特性的模拟量参见图4，其中，实线代表随频率变化的正常滤波器衰减，虚线对应的是被激活陷波器级的特性。

为了最小化增益转换时的DC瞬变，接收链中的所有运算放大器的偏差均被校准为零。一个拐角频率为3.75KHz的附加DC环路可清除所有的残余DC偏差。因此，在增益变化时，瞬态DC偏差不会超过±50 mV。

接收器的最小三阶交调截取点(IIP3)为-6 dB，二阶交调截取点(IIP2)大于35 dBm。高增益范围的噪声系数优于12dB。最大EVM为12.5%(有效值)，使得接收器能够被用于高速下行分组接入(HSDPA)7/8类网络。典型采样的EVM大约为8%(有效值)，如图5所示。

　　低功耗射频前端设计

尤其对于CMOS设计而言，最重要的是最大限度降低电路功耗，从而克服该项工艺的固有缺陷。由于接收器的功耗是一个重要的预算参数，我们选择了一个先进的射频前端。依据有关文献中所发布的一个设计，VCO分频器和解调器分别直接位于VCO缓存器和LNA之上。因此，两个功能块共用一个输入电源，从而显著降低了器件功耗。具体工作原理如图6所示。 

图7显示了LNA -解调器功能块。 

发射器内含一个完全差分化可编程输入缓冲器，以处理不同的基带输入信号。一个附加的三阶Butterworth型基带滤波器(校准角频为4.4MHz)能够消除各类有害的信号内容(譬如基带DAC的杂散辐射等)，同时不会对有用的信号产生过大的干扰。此外，精度高于±0.2 dB的可调-1 dB和-2 dB增益步长，能够处理各类HSDPA信号群的较高波峰因子。通过提高以下所述的增益控制输入引脚的电压可以补偿衰减，并且形成一个“高线性度”模式，以符合线性度规范要求。基带滤波器输出信号可驱动直接变换式调制器(每条发射通道一个)中集成的Gilbert型混频器的输入级。由于布局高度对称并且完美匹配，再加上在发射器初始化时采用了一个校准程序，DC偏差始终保持在很低的水平(在高输出功率范围内通常为-40dBc)。射频输入由来自集成化VCO(高频段和中频段通道为二分频器，低频段通道为四分频器)的0o/90o信号驱动。混频器的输出信号然后被缓存，并被发送至射频差分输出引脚。总增益一般超过95 dB，分布在基带和射频模块。通过在不同级上分配增益(按照优化的加权因子)，可实现VGA的近似对数线性特征。通过在增益控制引脚(TXGC)上施加适当的电压(0.5-2.2 V)，-77dBm至+7dBm的保证输出功率范围(取决于所采用的UMTS频段和发射通道)可达到控制。最大功耗(通常为80mA)可随输出功率的下降快速下降，在低增益范围内可降低至26mA。当输出功率最大时，在相应的接收频段，发射通道一般可实现-152 dBc/Hz的本底噪声，同时保持-43dBc的ACLR(有余量)和3%的EVM(典型值)。图8显示的是中心频率为1950MHz时的典型调制输出频率。

　　串行控制总线

该集成电路由两个独立的串行三线制总线控制。其中一条总线负责控制常规配置，另一条独立的总线用于设置接收增益。编程接口可后向兼容前代产品并可根据DigRF标准处理相关命令。最大总线时钟频率等于参考时钟频率(15.36 MHz至38.4 MHz)。也可通过主用三线制总线(负责配置的总线)对接收增益进行设置。在本例中，备用总线引脚可被用作GPO(通用输出)引脚。

　　前端控制

由于多频段和多模操作所导致的前端复杂度的加大，要求我们对外部组件(例如LNA、PA和转换器等)进行有效控制。因此，该集成电路包含非常灵活的软件编程前端控制功能模块，它可通过以事件触发方式转换6个专用输出引脚满足外部组件控制要求。为了确保兼容未来的前端组件(例如三增益LNA)，可选择一个电压级别可变的附加逻辑“高”信号。

　　操作测试功能

可通过启动一个特殊的测试模式和读回测试图形对集成电路功能进行检查，例如检查是否有所有输入电压等。这有助于查明生产过程中的焊接问题。在操作过程中，锁定检测引脚逻辑状态可跟踪接收器和发射器PLL的锁定状态。利用这些信息，信道转换防护间隔可被最小化。

　　芯片布局

图9显示的是该集成电路的缩微图。接收器射频通道位于右侧，左上角是调制器和基带滤