通信应用中的数字上变频和下变频

数字上变频器(DUC)和数字下变频器(DDC)不仅仅是通信应用(如软件无线电)中的关键，而且在需要窄带信号高速流的应用中也是重要的。另外，DDC结构容易控制所有取样速率下的混淆防止分样。

做为1个例子，让我们看看数字记录5MHz带宽(中心在50MHz)信号的问题。此信号可以是来自RF-IF模拟下变频器的信号或者是直接从天线接收的信号。为了满足尼奎斯特准则，我们需要以105ms/s取样率取样此信号。然而，为了合理地捕获此信号，应该在较高的取样率(至少200ms/s)取样此信号。假设ADC为16位，在该速率下被取样的信号会产生400MB/s数据。也许更难办的是以这样高速率采集和存储数据缺乏商业可用的方案。大多数可用的PC基数字器仅能在大约几分之几秒内存储此数据。

　　数字下变频

DDC在持续时间期间可以数字记录RF信号。在此实例中，我们仅需要记录5MHz信号(中心频率50MHz)，而不是ADC的整个尼奎斯特带宽。DDC允许除去其余数据，并降低数据率。在现场可编程门阵列(FPGA)中实现时，简单的数字下变频分为3个性质不同的步：频率变换、滤波和分样(图1)。

　　频率变换和滤波

第1步是频率变换。5MHz频带需要降低变换到基带，靠乘或与载频(fc)正弦信号混频实现这种变换。用数字控制振荡器(NCO)数字产生正弦波。NCO通常也称之为本机振荡器(LO)，它可以在精确频率和相位下产生取样波形。

随着信号从50MHz变频到基带，信号拷贝也从50 MHz变频到100 MHz。基于此原因，新的基带信号必须滤波，去除较高频率的信号。
然而，到此我们的任务没有完成。我们仍有1个在200ms/s取样的低频基带信号。传输额外不必要数据时不希望PC总线过载，我们重新取样信号来降低有效取样率。这靠分样实现，在规则的时间间隔内从数字化的信号中去除数据点。在此例中，取样从200ms/s下降到10ms/s，每20个取样去除19个取样。

　　防止混淆的分样

采用分样，数字化器的采集引擎继续以同样的最大速率进行取样。然而，仅有少量的采集点被存储、被取出和传输到PC，这降低取样率到所希望的水平。但是，此技术不是极简单的。

为便于说明，假定数字化器的最大取样率是100MS/s，使其尼奎斯特频率为50 MHz，而信号有两个分量：10 MHz基频和20MHz激励频率分量。若数字化器分辨率为14位，则在100MS/S总数据率是200MB/s，这远远高于PCI总线理论极限132MB/s。这是采用较低取样率(如25MS/s)的1个原因。现在尼奎斯特频率应该是12.5MHz。然而，20MHz频率分量混淆回到5MHz。现在，不可能告知信号实际上是否是5MHz信号或混淆到5MHz的另外较高频率信号(20MHz，30MHz，45MHz)。

解决此问题的1种方案是称之为防止混淆分样的增强分样技术。在此技术中，数字化器继续在100MS/s最高取样率下采集数据，但加1个低通数字滤波器，在分样前截止尼奎斯特频率(图2)。

　　正交数字下变频

图1所示DDC只适用于单维调制信号。这种信号的1个实例是AM无线电的双边带幅度调制信号，它用比实际所需两倍的带宽。这样的信号在低和高于载频是相同的。

很多新式通信信号是两维调制。编码和调制这些复数信号为实数和虚数分量。用正交DDC适当地下变频复数信号。正交DDC不仅仅变频、滤波和分样ADC采样的IF信号，而且它也分离IF信号为实数和虚数分量。实数部分是同相(I)信号，虚数部分是90°相移(Q)信号。

在图3中，NCO产生两个载波信号：I载波和Q载波，它们相移90°。独立地混频这些信号，变频输入IF信号为基带I和Q分量，像从前那样滤波和分样每个通路。从此，可由FPGA进一步处理I和Q信号或后面的处理记录它们。

　　正交数字上变频

在数字通信领域，信号像经常被采集那样需要产生。很像DDC用于采集IF信号，DUC用于产生IF信号。DUC处理是DDC处理的严格反处理。代替下变频和分样，DUC采用内插和上变频。

内插或上取样转换低取样率调制信号为相当高取样率信号，以易于上变频。该步往往用软件实现，可以用任何因数乘整个的波形大小。例如，可以用2048内插因数内插16KB调制波形为32MB。最后，调制内插数据与载波混频，上变频基带信号为所需的载波频率。

任意波形产生器可以下载整个的上取样、上变频信号到板上存储器。然而，带DUC的产生器以硬件代替软件执行内插和上变频级导致明显更快速的波形计算和更小的波形大小。高效率处理和更小的波形节省了下载时间并使得再现时间更长，这改善了很多通信测量和检验的统计性能(如误码率，格子结构图，星座图)。(冰)