LD0与VLD0的设计原理及性能测试

O 引言

进入2l世纪以来，采用电池供电的便携式产品(例如手机、MP3播放器)，其主电源电压不断降低，而传统的线性集成稳压器(例如7800系列三端稳压器)及开关稳压器无法在低电压下正常工作。为解决了上述技术难题，近年来低压差稳压器(LD0，Low Dropout Regulator)、准低压差稳压器(QLDO，Quasi Low Dropout Regulator)和超低压差稳压器(VLD0，Very Low Dropout Regulator)竞相问世，并在低压供电领域获得推广应用。

1 LD0、QLDO的设计原理

下面首先介绍普通串联调整式线性集成稳压器的基本原理，然后分别阐述低压差稳压器、准低压差集成稳压器的基本原理，从中比较它们的显著特点。

1.1 普通线性集成稳压器的设计原理

普通线性集成稳压器亦称NPN型稳压器，其原理如图1所示。典型产品有7800系列三端固定式线性集成稳压器和LM317系列三端可调式线性集成稳压器。它们都属丁NPN型稳压器，即串联调整管是由NPN型晶体管VT2、VT3构成的达林顿管。VT1为驱动管，它采用PNP型晶体管。U1为输入电压，U0为输出电压。R1和R2为取样电阻，取样电压U0加到误差放大器的同相输入端，UQ与加在反相输入端的基准电压UREF相比较，二者的差值经误差放大器放大后产生误差电压Ur，用来调节串联调整管的压降，使输出电压达到稳定。举例说明，当输出电压U0降低时，UQ和Ur均降低，因驱动电流增大，故调整管的压降减小，使输出电压升高，最终使U0维持稳定。由于反馈环路总是试图使误差放大器两个输入端的电位相等，即UQ=UREF，因此

普通集成稳压器的主要缺点是输入-输出压差高。为了维持稳压器的正常工作，要求最低输入-输出压差(U1-U0)不得低于2 V，一般取4 V以上为宜。这是造成调整管功耗大的主要原因。由图l可见，输入-输出压差的计算公式为

式中：UBE为VT2、VT3的发射结电压(这里假定二者相等)，冈此总发射结电压为2UBE；

UCES为PNP型晶体管BTl的集电极-发射极饱和压降。

1.2 LD0的设计原理

LD0的设计原理如图2所示。LDO与普通线性集成稳压器的主要区别是采用PNP型功率管作调整管，并且不需要驱动管。其输入-输出压差的计算公式为

由于公式中不含2UBE这一项，因此可大大降低输入-输出压差。满载时输入-输出压差的典型值小于500mV，轻载时仅为10~50mV。这是其显著特点。

但低压差线性稳压器有其不足之处，即所需的基极驱动电流及静态工作电流Id较大。满载时若PNP管的β值为15～20倍，则LDO的Id≈(5％～7％)Io。由它产生的功耗会限制稳压器效率的进一步提高，这在电池供电的低功耗系统中是不容忽视的问题。

　　1.3 QLDO的设计原理

准低压差集成稳压器(QLDO)是因输入-输出压差介于NPN稳压器和LDO稳压器二者之间而得名的。其设计原理如图3所示。QLDO的内部调整管VT2也采用NPN型功率管，但增加了一级PNP型驱动管VT1，因此它兼有普通集成稳压器驱动电流小、低压差集成稳压器输入-输出压差低的优点。其输入-输出压差的计算公式为

式中包含UBE这一项，意味着QLDO的输入-输出压差介于NPN稳压器和LDO之间。QLDO具有较好的性能指标：例如LMl085能输出3A的电流，而静态工作电流仅为10mA。QLDO也需要接输出电容，但其容量可比LDO用得小，对电容的等效串联电阻(ESR)要求较低。

2 VLDO的设计原理

VLDO的设计原理如图4所示，典型产品为Analogic TECH公司的AAT3200。VLD0的最大特点是采用P沟道功率场效应管MOSFET来代替PNP型功率管作为调整管，MOSFET本身还带保护二极管(VD)。P沟道MOSFET属于电压控制型器件，其栅极驱动电流板小，而通态电阻非常低，通态压降远低于双极性晶体管的饱和压降，这不仅能大大降低输入-输出压差，还能在微封装下输出更大的电流。图4中还给出了内部过电流及过热保护电路，RS为电流检测电阻。

一种改进型VLDO的设计原理如图5所示。其主要特点是增加了输出状态自检(POK)、延迟供电、电源关断等功能。POK(Power OK)是表示“电源正常”的信号。一旦输出电压降低到使采样电压低于9l％UREF时，比较器就输出高电平，经过l ms的延迟时间强迫POK MOSFET导通，从POK端输出低电平(表示电源电压过低)，送至微处理器。当输出电压恢复正F常叫，比较器输出低电