量产应用的高功效定制

编者按：可配置处理器正在通过它的灵活性为系统架构是和开发人员减轻设计负担。以便携式产品为例，产品功能日益复杂 上市时间要求越来越短，设计预算也在缩减，应对这些设计挑战的关键是在一个通用平台上开发新产品，这一平台要足够灵活以实现定制化和优化功能。而在机器视觉领域，实时深度感知目前是通过立体图像来计算深度的，算法的计算量很大。而采用FPGA的解决方案能使处理器的时间得到缓解，减少器件的成本，例如MPU、DSP、激光器和镜头等。通过提供给机器人其环境中的差异测绘，FPGA使机器人中的CPU专注于重要的高层任务，例如建图和定位。

　　市场容量巨大的便携式产品的设计正在发生变革，系统架构师和开发人员也因此面临着巨大挑战。

　　首先是产品日益复杂化。消费者对更多功能和更优性能的需求与日俱增，却不希望原材料成本提高及电池寿命缩水，为满足这一需求，就需要更精密的软件、信号设备和逻辑设计。

　　其次是不断缩短的上市时间，由于竞争对手需要满足消费者对更新、更好产品的需求，使原始设备制造商(OEM)和原始设计制造商(ODM)更加频繁地发布新产品。例如，他们不再每年推出一代新产品，而是按季度发布新产品，也许还会更频繁。此外，市场被地域和人口分成许多区域，每个区域对功能设置的需求也不同。因此，新一代产品需要多种设计，以充分满足全球市场的需求。比如，当前一些领先的手机制造商期望一年可推出100多款新手机，多么令人难以置信！

　　最后是设计预算在缩水。为了进行成本竞争，企业无法利用大型设计团队同时开发交错发布的新产品，相反必须利用小型设计团队迅速开发新产品。同时，为了保证收益，新产品还不能盲目模仿老产品，它们必须具有差异化性能，才能脱颖而出并引起消费者的兴趣。

　　应对这些设计挑战的关键是在一个通用平台上开发新产品，且这一平台要足够灵活以实现定制化和优化功能。

平台架构

　　使用传统的设计方法，设计团队要从零开始创建一个新的和差异化的设计，根本跟不上步伐。基于专用集成电路(ASIC)和结构ASIC的产品设计也需要一年以上才能上市。专用标准产品(ASSP)则趋于更短的产品上市时间，但由于它们具有的“标准产品”特性，实在无法实现硬件差异化，而基于处理器的设计可以通过软件来实现差异化及优化功能，但却不能满足产品的设计成本需求。

　　基于平台的方法提供了一种更加灵活的设计方案。开发人员首先建立一个作为一系列产品的基础平台，然后通过重新配置平台以提供不同的功能设置，从而设计出差异化的产品，并通过添加新功能来优化平台。如果设计周全，单一平台可以衍生出一系列能够满足不同市场需求，不同价位的差异化产品，问题的本质在于如何赋予一个平台足够的设计灵活性。

　　对于新一代移动设备，处理器可以连接各种不同接口的能力至关重要。将这些接口以一种万用尺码构建在一个处理器芯片中会非常昂贵，而且浪费时间，这还很冒险。不同给定的产品设计需要不同的接口，为不使用的功能支付额外费用将限制芯片组的有效应用市场。另外，随着移动市场的发展，新的要求层出不穷，以至于不得不花高价重新设计芯片组。因此，嵌入式处理器开发团队放慢了集成更多基本功能到芯片组中的速度，使处理器不能满足移动系统对连接的需求。

　　可编程逻辑是一种显而易见的解决方案。不过，便携式电子产品的电池供电性能，及需要在同等空间集成更多功能而又不影响功耗的事实，为应用现场可编程门阵列(FPGA)制造了障碍。近来，可编程逻辑厂商已开始扩展他们的涉及范围，来满足新便携式电子产品市场的需求。

　　怎样才能满足今天量产便携式应用的逻辑器件需求呢？五个关键因素导致可编程逻辑电路(PLD)—尤其是可重复编程FPGA—消耗功率过大：浪涌电流、配置相位，以及正常工作期间的静态、动态和闲置模式功耗。浪涌电流是器件上电后消耗的电流，配置相位电流对器件的初始化非常必要。因为十毫秒以上的加载器件配置数据常常要消耗相当大的电力，采用SRAM存储器的可重复编程FPGA的配置，远不如采用立即上电逻辑技术的金属对金属互连的表现。静态功耗是指时钟输入和I/O引脚没有活动时器件所消耗的电流。同样，与金属对金属互连相比，保持器件配置数据需要大容量的寄存器，这就增加了可重复编程器件的功耗，经常可以达到几十甚至几百毫安的静态功耗值。

　　可重复编程器件在动态功耗方面也不尽人意，反熔丝器件内的金属对金属互连的电容要比可重复编程器件结构内的对等结构低得多。这些连续充电和放电的寄生电容需要大量随时钟频率而变化的动态电流。

　　最后，经常被忽略的闲置功耗是指当I/O引脚处于活动状态，而器件内的时钟并不活跃时消耗的电流。这些因素共同影响着整个系统的功率预算，从电池运行时间到外部元件，保证器件电源的可靠供应是至关重要的。

　　针对这种情况，QuickLogic开发了一种新的可编程结构架构，也就是PolarPro。其中采用了一种专有的金属对金属Vialink互连技术(由于无需用来保持配置的存储器，可以大幅削减静态功耗；而与晶体管元件阵列相比，金属对金属工艺占用的电容非常低，还可以大幅度降低动态功耗)；并且这种架构上的创新还可以满足待机功耗的要求。

　　一种专有的超低功耗(VLP)模式可以在待机时有效地将I/O端与逻辑核隔离开来，保持所有I/O、存储器和寄存器的状态。这对总线应用非常有用—当总线在正常操作时，在其设备需要之前，PolarPro器件只消耗掉可以忽略不计的功耗。最多300微秒，其VLP引脚变为低态，该结构即进入10微安的待机模式，同时保持逻辑单元、I/O寄存器、输出引脚值和存储单元的所有存在状态；另外，300微秒内VLP即恢复为高态，重新开始正常工作。