基于低噪音单芯片高频分频器的PLL设计

低噪音单芯片高频分频器的PLL设计

φn=20log10n

在合成过程中增加的相位噪音可通过如下公式计算：

φn=20log10n

其中，φn是超过相位比较器噪音基底(noise floor)的相位噪音增量，单位为dB；n是合成器的输出频率与相位检测器比较频率之比。

SP5769中的相位比较器噪音基底为-148dBc/Hz。如果比较频率为4MHz，而输出频率为13GHz，则n为3,250。因此，在回路带宽中的噪音比相位噪音基底高70dB。假设没有其它明显的噪音源，那么13GHz的输出信号的相位噪音为-78dBc/Hz。

通过类似的方法将频率从1.6GHz频分成4MHz，也可以降低分频器产生的相位噪音，将其产生的噪音降低了52dB，从-140dBc/Hz到-192dBc/Hz。这一数值与比较器的噪音基底相比可忽略不计。采用同样的办法将晶振噪音在内部分频，也可将其忽略不计。

小结

本文描述了如何用新一代的13.5GHz分频器来扩展低成本商用频率合成器的频率范围，从而降低VSAT等新型高频应用的成本并推广其应用。