基于MAXl01A的1GHz数字射频存储器的设计与实现

4 结束语
本文以DRFM设计为核心，着重介绍了DRFM的数据采集前端的设计思路和方法。在超高速数据采集领域，数百兆乃至1 GHz的采样速度非但在国内，即就在国外也是电路设计的难点。使用基于SRAM的CPLD可以有效避开使用高速FIFO作为缓存器带来的高功耗、高开销的影响。数据缓存可以在一个片子内实现，降低了硬件的复杂度，减小了系统的功耗。更加值得关注的是，这类CPLD具有icr，即在电路可重配置，可以通过对其编程的方法其修改电路功能，这样就为后续的系统改进打下了良好的基础。