基站射频卡时钟树设计方案

将有用信号从广泛频率中分离出来的“阻断”可通过预滤波器得到明显抑制，但接近有用信号的频率仍会通过。此外，在像LTE这样的协议中，有用信号具有较低的平均功率，即使是通过滤波器来衰减“阻断”，可能仍然含有足够的能量与有用信号竞争。

这种就是进入混频器的时钟相位噪声边缘必须尽可能“窄”的原因。“阻断”上相互混频的相位噪声的传播必须保持在最低限度。射频卡设计的主要挑战之一是选择卡的频率，着眼于最大限度地从有用信号的频率中分离“阻断”及其互调积。

ADC抖动的其他影响

由于ADC是采样数据系统，而不是完全线性的转换，在有用输入信号、不需要的(“阻断”)信号和采样时钟之间，它们也将受到互调积所有相同的影响。

然而，还有另一种推动ADC采样时钟规格的影响。这就是孔径抖动效果，如图3所示。

图3 ADC的孔径抖动

其基本概念是，任何时间不确定性的采样都可以通过三角法转换成该采样振幅的不确定性。振幅的不确定性可导致ADC信噪比的下降。一旦已知了输入信号的频率，RMS抖动目标可确定为ADC的理想信噪比。一旦达到目标，ADC内的时钟树固有抖动即可分解出来，以确定采样时钟的目标RMS抖动规格。

时钟抖动对DAC的影响

用于发送路径的数模转换器(DAC)把一个数字表示的基带信号转换为一个模拟表示的基带信号，以便随后转换为RF频率，并放大到所需的发射功率。射频卡设计师将关注固定卡的频率规划，以确保DAC的采样频率不会与接收卡端的临界频段重叠。这很重要，因为DAC受到来自两个潜在机制的频率生成图像的影响。

第一种机制与ADC和混频器中发生的情况相同，采样时钟的卷积(fLO)和输入信号(fIN) 产生的频率都在N·fLO+M·fIN。此卷积结果来自于转换器的非线性。对采样时钟抖动有关要求的影响与ADC类似。

第二个机制是大多数DAC工作方式中不可避免的结果。如图4所示，在每个采样时钟沿，DAC的输出将很快切换到一个新的电压等级以代表数字采样值。此值将保持到下一次采样的时钟沿。输出仅匹配每一次采样时钟的所需波形。

图4 DAC输出与理想输出的比较

(在之前重建滤波器)

这将导致引入误差能量。此外，大多数DAC都将受到某种时钟馈通的影响，导致N·fLO进一步出现尖峰。为此，采样时钟频率往往会大大高于奈奎斯特的要求，这样馈通尖峰就远远超出了响应频率，因此可以很容易地滤波。

DAC输出波形将通过模拟重建滤波器尽可能多地消除这类不必要的频率。如果时钟抖动和相位噪声边缘可以很好地控制，滤波器的设计将更加容易，实现成本也较低。除了采样时钟在特定偏移条件下的具体位噪声水平要求，还有一个频率范围内集成RMS抖动的规范。这是由于时钟抖动造成理想输出波形的畸变。这将降低DAC的总谐波失真(THD)或信噪加失真比(SINAD);必须保持在规范以内，以防止降低射频卡的误差矢量幅度(EVM)。在发送端，较低的时钟抖动可直接让EVM更好，或用来放宽波峰因数/峰均功率比降低电路的设计限制。

射频卡内的相位调整要求

除了基本的语音和数据传输服务，许多移动用户还需要其他服务。例如，利用一组信号发射塔通过三角法实现用户的精确定位。当所有天线在彼此发射和接收相位校准信号时，通过射频三角法可以实现最佳的精确定位。一些这样的服务需要独立的基站在其之间以少于50ns的速度运行。一个射频卡的预算在于：相对于同一系统中的其他无线卡，它可能引入多少相差异。这就是每个射频卡利用一个内部时钟输入信号生成其内部所有频率的另一个原因。它可确保卡上所有时钟的相位校准至少有一个共同的出发点。

总结

射频卡需要利用一个往往有噪声的输入时钟生成各种时钟。这些输出时钟当中很少与输入时钟是整数关系。所有时钟必须注意其总噪声数量，以防止噪声耦合到关键电路。专门针对混频功能的时钟包括ADC和DAC，对RMS抖动以及噪声边缘都有严格的规范，以避免射频信号路径中产生阻断信号。